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現代CPU設計/人工智慧+核心理論與關鍵技術叢書

  • 作者：胡偉武//汪文祥|責編:劉鋒//郎亞妹
  • 出版社：機械工業
  • ISBN：9787111803737
  • 出版日期：2026/05/01
  • 裝幀：平裝
  • 頁數：346
人民幣：RMB 99 元      售價：元
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內容大鋼
    近年來，國產CPU的研發取得長足進步，性能快速逼近國際一流水平，產業生態蓬勃發展。然而，系統講解現代CPU設計並融入一線實踐經驗的高質量學習資源仍十分稀缺。大量學習者在掌握體系結構理論或完成基礎設計實驗后，仍面臨從原理到工程實現的「最後一公里」屏障——缺乏關於現代CPU設計方法、關鍵技術與性能評估體系的系統性實踐指導。
    本書由龍芯團隊基於20余年自主CPU研製經驗撰寫，以工程化實踐為主視角，系統貫通現代CPU設計的關鍵技術，從設計方法學到具體實現，從單核流水線到多核一致性，提供一條從入門到進階的清晰技術路徑。書中融入龍芯LA464處理器核、龍芯3號處理器等真實案例，能夠幫助讀者快速打通理論到實踐的認知屏障。
作者介紹
胡偉武//汪文祥|責編:劉鋒//郎亞妹
目錄
前言
第1章  引言
  1.1  電腦系統結構基礎
    1.1.1  電腦的基本組成
    1.1.2  電腦系統的工作過程
  1.2  衡量電腦的指標
    1.2.1  電腦的性能
    1.2.2  電腦的價格
    1.2.3  電腦的功耗
  1.3  電腦系統結構的發展
    1.3.1  摩爾定律和工藝的發展
    1.3.2  電腦應用和體系結構
    1.3.3  電腦系統結構發展面臨的障礙
  1.4  電腦系統結構設計的基本原則
    1.4.1  平衡性
    1.4.2  局部性
    1.4.3  並行性
    1.4.4  虛擬化
  1.5  本章小結
第2章  指令系統結構
  2.1  指令系統結構的發展歷程
    2.1.1  影響指令系統發展的因素
    2.1.2  主要指令系統結構的類型
  2.2  基礎指令系統的用戶態子集
    2.2.1  指令的基本組成
    2.2.2  RISC指令系統示例
  2.3  基礎指令系統的核心態子集
    2.3.1  特權等級
    2.3.2  異常與中斷
    2.3.3  存儲管理
    2.3.4  控制狀態寄存器
  2.4  SIMD指令擴展
    2.4.1  SIMD指令發展簡史
    2.4.2  SIMD指令經典技術
    2.4.3  SIMD指令技術演進
  2.5  虛擬化擴展
    2.5.1  CPU虛擬化
    2.5.2  內存虛擬化
    2.5.3  I/O虛擬化
  2.6  本章小結
第3章  處理器流水線設計概述
  3.1  靜態調度流水線
    3.1.1  經典五級流水線
    3.1.2  指令間相關和流水線衝突
    3.1.3  流水線中的異常處理
    3.1.4  超流水和超標量
    3.1.5  靜態指令調度
  3.2  動態調度流水線
    3.2.1  動態調度流水線基礎設計
    3.2.2  Tomasulo演算法實現案例

    3.2.3  基於重命名緩存的寄存器重命名
    3.2.4  基於統一物理寄存器堆的寄存器重命名
    3.2.5  超標量動態調度流水線
  3.3  真實設計案例：龍芯LA464處理器核
    3.3.1  取指部件
    3.3.2  指令分配與提交部件
    3.3.3  定點部件與向量部件
    3.3.4  訪存部件
    3.3.5  緩存失效隊列
  3.4  本章小結
第4章  處理器前端
  4.1  前端性能影響
  4.2  前端整體結構
    4.2.1  耦合式前端
    4.2.2  解耦式前端
    4.2.3  分支預測流水線
  4.3  條件分支預測器
    4.3.1  靜態分支預測
    4.3.2  飽和計數器
    4.3.3  Bimodal分支預測器
    4.3.4  分支歷史
    4.3.5  簡單全局歷史預測器
    4.3.6  組合分支預測器
    4.3.7  YAGS分支預測器
    4.3.8  神經網路預測器
    4.3.9  TAGE分支預測器
    4.3.10  Loop預測器
    4.3.11  SC預測器
    4.3.12  BATAGE分支預測器
    4.3.13  帶寬優化技術
  4.4  間接分支預測器
    4.4.1  類GShare間接分支預測器
    4.4.2  SNIP
    4.4.3  ITTAGE預測器
  4.5  RAS
    4.5.1  簡單RAS
    4.5.2  SCRAS
    4.5.3  CTRAS
    4.5.4  DSRAP
    4.5.5  SARAS
    4.5.6  後備預測
    4.5.7  HRAS
  4.6  BTB
    4.6.1  分支預測的對象
    4.6.2  相聯結構
    4.6.3  區域BTB
    4.6.4  多分支預測
    4.6.5  存儲壓縮
  4.7  本章小結
第5章  處理器後端

  5.1  寄存器重命名設計
    5.1.1  基於ROB或重命名緩存的重命名實現方案
    5.1.2  基於統一物理寄存器堆的重命名實現方案
  5.2  保留站設計
    5.2.1  保留站項
    5.2.2  保留站和寄存器的關係
    5.2.3  保留站的組織方式
    5.2.4  指令發射執行過程
    5.2.5  指令挑選
    5.2.6  指令喚醒
    5.2.7  指令分配
  5.3  後端執行階段處理
    5.3.1  常見功能部件
    5.3.2  前遞數據網路
    5.3.3  執行資源分簇
    5.3.4  訪存指令執行處理
  5.4  本章小結
第6章  存儲子系統
  6.1  Cache設計概述
    6.1.1  Cache的映射與組織方式
    6.1.2  組相聯Cache的訪問方式
    6.1.3  Cache的寫入
    6.1.4  Cache的替換
    6.1.5  非阻塞Cache設計
    6.1.6  支持超標量取指的指令Cache
    6.1.7  支持超標量訪存的數據Cache
  6.2  TLB設計概述
    6.2.1  TLB結構
    6.2.2  TLB缺失處理
    6.2.3  軟硬協同維護TLB
  6.3  TLB和一級Cache的協同關係
  6.4  Cache替換策略
    6.4.1  無生命期歷史的替換策略
    6.4.2  含前生命期歷史的替換策略
  6.5  Cache預取
    6.5.1  指令預取
    6.5.2  數據預取
  6.6  本章小結
第7章  多核處理器
  7.1  並行編程模型與多處理器系統
    7.1.1  程序的並行行為
    7.1.2  共享存儲編程模型
    7.1.3  消息傳遞編程模型
    7.1.4  共享存儲與消息傳遞多處理器系統
    7.1.5  常見共享存儲系統
  7.2  存儲一致性
    7.2.1  共享存儲系統的指令相關
    7.2.2  共享存儲系統的訪存事件次序
    7.2.3  存儲一致性模型
  7.3  多核處理器的片上Cache

    7.3.1  片上Cache結構
    7.3.2  Cache一致性協議的分類
    7.3.3  Cache一致性協議的實現
  7.4  本章小結
第8章  片上互連繫統設計概述
  8.1  交互機制
    8.1.1  單向控制
    8.1.2  握手機制
    8.1.3  流控機制
  8.2  多通道傳輸
    8.2.1  多實通道
    8.2.2  多虛通道
  8.3  互連結構
    8.3.1  匯流排型互連結構
    8.3.2  交叉開關型互連結構
    8.3.3  片上網路互連結構
  8.4  真實案例設計：龍芯3號處理器
    8.4.1  龍芯3號處理器的基本結構
    8.4.2  龍芯3A5000處理器的互連結構
  8.5  本章小結
第9章  處理器性能量化分析評估
  9.1  處理器性能評估指標
    9.1.1  常用處理器性能評估指標
    9.1.2  並行電腦系統的常用性能評估指標
  9.2  性能測試程序集
    9.2.1  微測試程序集
    9.2.2  基準測試程序集
    9.2.3  測試程序集評估時間優化
  9.3  性能評估方法
    9.3.1  基於分析和預測的性能建模
    9.3.2  基於模擬的性能建模
    9.3.3  硬體性能測量
  9.4  本章小結
參考文獻

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