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Verilog HDL教程(設計與驗證方法思維拓展與綜合案例雙色印刷高等學校電子信息類專業系列教材)

  • 作者：編者:胡正偉//王健健//王岩//陳智雄|責編:郭賽
  • 出版社：清華大學
  • ISBN：9787302697176
  • 出版日期：2025/08/01
  • 裝幀：平裝
  • 頁數：199
人民幣：RMB 44.5 元      售價：元
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內容大鋼
    本書的主要目的是為Verilog HDL學習者提供一本不僅可以輕鬆入門，還可以迅速掌握設計方法，並能鍛煉善於思考、多角度解決設計問題能力的教材。
    本書主要內容包括Verilog HDL基礎知識、Verilog HDL邏輯設計知識要點、思維拓展案例、模擬與靜態時序分析基礎、綜合案例5章。在介紹常用的Verilog HDL語法的基礎上，重點介紹基於Verilog HDL的數字系統設計方法，包括組合邏輯電路和時序邏輯電路的設計要點、一題多解設計案例、模擬驗證方法以及面向實際工程應用領域的綜合案例。
    本書可以作為高等學校電子信息、集成電路、通信工程等相關專業本科生和研究生的教材，也可以作為FPGA或數字集成電路設計工程師的參考書。
作者介紹
編者:胡正偉//王健健//王岩//陳智雄|責編:郭賽
目錄
第1章  Verilog HDL基礎語法知識
  1.1  Verilog HDL的基本結構
  1.2  Verilog HDL語言要素
  1.3  Verilog HDL描述語句
  1.4  Verilog HDL描述方式
  1.5  組合邏輯電路設計
  1.6  時序邏輯電路設計
  習題
第2章  Verilog HDL邏輯設計知識要點
  2.1  二進位數據問題
  2.2  併發描述語句的多驅動問題
  2.3  邏輯綜合
  2.4  generate結構
  2.5  組合邏輯電路設計要點
    2.5.1  描述方式角度
    2.5.2  描述方法角度
    2.5.3  賦值方式角度
  2.6  時序邏輯電路設計要點
  習題
第3章  設計思維拓展案例
  3.1  1位全加器
  3.2  奇偶校驗
  3.3  冗余符號位檢測
  3.4  8421BCD編碼計數器
  3.5  移位寄存器
  3.6  移位相加乘法器
  習題
第4章  模擬與靜態時序分析基礎
  4.1  動態模擬
    4.1.1  Testbench基礎
    4.1.2  測試激勵生成方法
    4.1.3  響應結果收集
  4.2  靜態時序分析
    4.2.1  靜態時序分析簡介
    4.2.2  靜態時序分析的專業術語
    4.2.3  靜態時序分析原理
  習題
第5章  綜合案例
  5.1  數值計算
  5.2  正弦波信號產生
  5.3  數字混頻
  5.4  數字濾波
  5.5  FFT幅頻特性分析
  5.6  BPSK調製解調
  5.7  DBPSK調製解調
  習題
參考文獻

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