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FPGA經典設計實戰指南(架構實現和優化)/IC工程師精英課堂

  • 作者：(美)史蒂夫·基爾茨|責編:林楨//閭洪慶|譯者:尹堉洲//李川//劉明//肖剛//孫健
  • 出版社：機械工業
  • ISBN：9787111784524
  • 出版日期：2025/08/01
  • 裝幀：平裝
  • 頁數：255
人民幣：RMB 99 元      售價：元
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內容大鋼
    本書探討了FPGA設計實踐過程中最可能遇到的深層次問題，並提供了經驗指導。作者把多年推廣到諸多公司和工程師團隊的經驗以及由專門的開發標準和應用要點彙集的許多知識進行濃縮，用來完善工程師的專業知識，幫助他們成為高級FPGA設計者。同時，本書能夠幫助讀者彌補工業實踐經驗的不足，免去讀者學習的困難。
    本書涵蓋了FPGA設計的多個層面，包括架構設計、具體實現方法以及性能優化策略，之後講解了跨時鐘設計、模擬進階以及綜合布局時序的一些處理，同時通過設計實例進行深入分析，旨在為讀者提供全面而深入的FPGA設計知識。讀者不僅能掌握FPGA設計的基本原理和技術細節，還能學會如何應對實際工程挑戰，提升設計效率和性能。
    本書適合希望在FPGA領域有所作為的專業人士閱讀和參考。
作者介紹
(美)史蒂夫·基爾茨|責編:林楨//閭洪慶|譯者:尹堉洲//李川//劉明//肖剛//孫健
目錄
譯者序
原書前言
原書致謝
本書內容導圖
第1章  速度架構設計
  1.1  高吞吐量
  1.2  低延遲
  1.3  時序
    1.3.1  添加寄存器層
    1.3.2  並行結構
    1.3.3  邏輯結構扁平化
    1.3.4  寄存器平衡
    1.3.5  路徑重新排序
  1.4  要點總結
第2章  面積架構設計
  2.1  流水線摺疊
  2.2  基於控制的邏輯重用
  2.3  資源共享
  2.4  複位對面積的影響
    2.4.1  沒有複位的資源
    2.4.2  沒有置位的資源
    2.4.3  沒有非同步複位的資源
    2.4.4  複位RAM
    2.4.5  使用觸發器置位/複位引腳
  2.5  要點總結
第3章  功耗架構設計
  3.1  時鐘控制
    3.1.1  時鐘偏移
    3.1.2  管理偏移
  3.2  輸入控制
  3.3  降低供電電壓
  3.4  雙沿觸發器
  3.5  修改端接配置
  3.6  要點總結
第4章  設計示例：高級加密標準
  4.1  AES架構
    4.1.1  位元組替換模塊的一級流水線
    4.1.2  行移位模塊的零級流水線
    4.1.3  列混淆模塊的兩級流水線
    4.1.4  加輪密鑰模塊的一級流水線
    4.1.5  緊湊型架構
    4.1.6  部分流水線架構
    4.1.7  全流水線架構
  4.2  性能與面積
  4.3  其他優化
第5章  高級設計
  5.1  抽象設計技術
  5.2  圖形狀態機
  5.3  DSP設計
  5.4  軟/硬體協同設計

  5.5  要點總結
第6章  時鐘域
  6.1  跨時鐘域
    6.1.1  亞穩態
    6.1.2  解決方案1：相位控制
    6.1.3  解決方案2：兩級觸發器同步
    6.1.4  解決方案3：FIFO結構
    6.1.5  分離同步模塊
  6.2  ASIC原型中的門控時鐘
    6.2.1  時鐘模塊
    6.2.2  移除門控
  6.3  要點總結
第7章  設計示例：I2S和SPDIF
  7.1  I2S
    7.1.1  協議
    7.1.2  硬體架構
    7.1.3  分析
  7.2  SPDIF
    7.2.1  協議
    7.2.2  硬體架構
    7.2.3  分析
第8章  實現數學函數
  8.1  硬體除法
    8.1.1  乘移法
    8.1.2  迭代除法
    8.1.3  Goldschmidt方法
  8.2  Taylor和Maclaurin級數展開
  8.3  CORDIC演算法
  8.4  要點總結
第9章  設計示例：浮點單元
  9.1  浮點格式
  9.2  流水線架構
    9.2.1  Verilog實現
    9.2.2  資源和性能
第10章  複位電路
  10.1  非同步複位與同步複位
    10.1.1  完全非同步複位的問題
    10.1.2  完全同步複位
    10.1.3  非同步置位，同步撤銷
  10.2  混合複位類型
    10.2.1  不可複位的觸發器
    10.2.2  內部生成的複位
  10.3  多時鐘域
  10.4  要點總結
第11章  高級模擬
  11.1  測試平台架構
    11.1.1  測試平台組件
    11.1.2  測試平台流程
  11.2  系統激勵
    11.2.1  MATLAB

    11.2.2  匯流排功能模型
  11.3  代碼覆蓋率
  11.4  門級模擬
  11.5  翻轉覆蓋率
  11.6  運行時陷阱
    11.6.1  時間精度
    11.6.2  毛刺抑制
    11.6.3  組合延遲建模
  11.7  要點總結
第12章  面向綜合的編碼
  12.1  決策樹
    12.1.1  優先順序與並行性
    12.1.2  完整條件
    12.1.3  多個控制分支
  12.2  陷阱
    12.2.1  阻塞與非阻塞
    12.2.2  for循環
    12.2.3  組合邏輯環
    12.2.4  推斷鎖存器
  12.3  設計組織
    12.3.1  分區
    12.3.2  參數化
  12.4  要點總結
第13章  設計示例：安全哈希演算法
  13.1  SHA-1架構
  13.2  實現結果
第14章  綜合優化
  14.1  速度與面積的權衡
  14.2  資源共享
  14.3  流水線操作、重定時和寄存器平衡
    14.3.1  複位對寄存器平衡的影響
    14.3.2  重新同步寄存器
  14.4  FSM編譯
    14.4.1  移除不可達狀態
  14.5  黑盒
  14.6  物理綜合
    14.6.1  前向註釋與後向註釋
    14.6.2  基於圖的物理綜合
  14.7  要點總結
第15章  布圖規劃
  15.1  設計分區
  15.2  關鍵路徑布圖規劃
  15.3  布圖規劃風險
  15.4  最佳布圖規劃
    15.4.1  數據路徑
    15.4.2  高扇出
    15.4.3  器件結構
    15.4.4  可重用性
  15.5  降低功耗
  15.6  要點總結

第16章  布局和布線優化
  16.1  最優約束
  16.2  布局和布線之間的關係
  16.3  邏輯複製
  16.4  跨層次優化
  16.5  I/O寄存器
  16.6  打包因子
  16.7  映射邏輯到RAM
  16.8  寄存器排序
  16.9  布局種子
  16.10  引導式布局和布線
  16.11  要點總結
第17章  設計示例：微處理器
  17.1  SRC架構
  17.2  綜合優化
    17.2.1  速度與面積
    17.2.2  流水線
    17.2.3  物理綜合
  17.3  布圖規劃優化
    17.3.1  分區式布圖規劃
    17.3.2  關鍵路徑布圖規劃：示例1
    17.3.3  關鍵路徑布圖規劃：示例2
第18章  靜態時序分析
  18.1  標準分析
  18.2  鎖存器
  18.3  非同步電路
    18.3.1  組合邏輯反饋
  18.4  要點總結
第19章  PCB問題
  19.1  電源
    19.1.1  電源要求
    19.1.2  穩壓器
  19.2  去耦電容
    19.2.1  概念
    19.2.2  數值計算
    19.2.3  電容布局
  19.3  要點總結
附錄
  附錄A  AES加密的流水線級
  附錄B  SRC微處理器的頂層模塊
參考文獻

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