內容大鋼
《芯粒設計與異質集成封裝》作者在半導體封裝領域擁有40多年的研發和製造經驗。《芯粒設計與異質集成封裝》共分為6章，重點介紹了先進封裝技術前沿，晶元分區異質集成和晶元切分異質集成，基於TSV轉接板的多系統和異質集成，基於無TSV轉接板的多系統和異質集成，芯粒間的橫向通信，銅-銅混合鍵合等內容。通過對這些內容的學習，能夠讓讀者快速學會解決芯粒設計與異質集成封裝相關問題的方法。
《芯粒設計與異質集成封裝》可作為高等院校微電子學與固體電子學、電子科學與技術、集成電路科學與工程等專業的高年級本科生和研究生的教材和參考書，也可供相關領域的工程技術人員參考。
作者介紹
(美)劉漢誠|責編:劉星寧|譯者:俞傑勛//徐柘淇//吳永波//王謙//蔡堅
劉漢誠（John H.Lau），伊利諾伊大學香檳分校理論與應用力學博士，不列顛哥倫比亞大學結構工程碩士，威斯康星大學麥迪遜分校工程力學碩士，菲爾萊狄更斯大學管理科學碩士，台灣大學土木工程學士。
歷任台灣欣興電子股份有限公司CTO、香港ASM太平洋科技有限公司高級技術顧問、台灣工業技術研究院研究員、香港科技大學客座教授、新加坡微電子研究院MMC實驗室主任、惠普實驗室/安捷倫公司資深科學家（超過25年）。
擁有40多年的集成電路研發和製造經驗，專業領域包括集成電路的設計、分析、材料、工藝、製造、認證、可靠性、測試和熱管理等，目前研究領域為晶元異構集成、SiP、TSV、扇出/扇入晶圓/面板級封裝、MEMS、mini/ micro LED、3D IC集成、SMT和焊接力學等。
發表480多篇論文，發明30多項專利，舉辦300多場講座，撰寫20多部教科書（涉及3DIC集成、TSV、先進MEMS 封裝、倒裝晶元WLP、面積陣列封裝、高密度PCB、SMT、DCA、無鉛材料、焊接、製造和可靠性等領域）。
ASME Fellow、IEEE life Fellow、 IMAPSFellow,積极參与ASME、IEEE和IMAPS的多項技術活動。獲得ASME、IEEE、SME等協會頒發的多項榮譽，包括IEEE/ECTC最佳會議論文（1989）、IEEE/EPTC最佳論文獎（2009）、ASMETransactions最佳論文獎（電子封裝雜誌，2000）、IEEE Transactions最佳論文獎（CPMT,2010）、ASME/EEP傑出技術成就獎（1998）、IEEE/CPMT電子製造技術獎（1994）、IEEE/CPMT傑出技術成就獎（2000）、IEEE/CPMT傑出持續技術貢獻獎（2010）、SME電子製造全面卓越獎（2001）、潘文淵傑出研究獎（2011）、IEEE繼續教育傑出成就獎（2000）、IEEE CPMT技術領域獎（2013）和ASME伍斯特·里德·華納獎章（2015）等。
目錄
前言
第1章 先進封裝技術前沿
1.1 引言
1.2 倒裝晶元凸點成型及鍵合/組裝
1.2.1 倒裝晶元凸點成型
1.2.2 倒裝晶元鍵合/組裝
1.3 混合鍵合
1.3.1 混合鍵合的一些基本原理
1.3.2 索尼的CMOS圖像感測器（CIS）混合鍵合
1.3.3 台積電的混合鍵合
1.3.4 英特爾的混合鍵合
1.3.5 SK海力士的混合鍵合
1.4 2D IC集成
1.5 2.1D IC集成
1.5.1 封裝基板上的薄膜層
1.5.2 嵌入有機封裝基板的精細金屬線寬/線距RDL橋
1.5.3 嵌入扇出型環氧模塑料（EMC）的精細金屬線寬/線距RDL橋
1.5.4 精細金屬線寬/線距RDL柔性橋
1.6 2.3D IC集成
1.6.1 SAP/PCB方法
1.6.2 先上晶扇出型方法
1.6.3 後上晶扇出型方法
1.7 2.5D IC集成
1.7.1 AMD/聯電的2.5D IC集成
1.7.2 英偉達/台積電的2.5D IC集成
1.7.3 2.5D IC集成的一些近期進展
1.8 3D IC集成
1.8.1 3D IC封裝（無TSV）
1.8.2 3D IC集成（有TSV）
1.9 芯粒設計與異質集成封裝
1.9.1 片上系統（SoC）
1.9.2 芯粒設計與異質集成封裝方法
1.9.3 芯粒設計與異質集成封裝的優點和缺點
1.9.4 賽靈思的芯粒設計與異質集成封裝
1.9.5 AMD的芯粒設計與異質集成封裝
1.9.6 CEA-Leti的芯粒設計與異質集成封裝
1.9.7 英特爾的芯粒設計與異質集成封裝
1.9.8 台積電的芯粒設計與異質集成封裝
1.10 扇入型封裝
1.10.1 6面模塑的晶圓級晶元尺寸封裝（WLCSP）
1.10.2 WLCSP的可靠性：常規型與6面模塑型
1.11 扇出型封裝
1.12 先進封裝中的介質材料
1.12.1 為什麼需要低Dk和低Df的介質材料
1.12.2 為什麼需要低熱膨脹係數的介質材料
1.13 總結和建議
參考文獻
第2章 晶元分區異質集成和晶元切分異質集成
2.1 引言
2.2 DARPA在芯粒異質集成方面所做的努力
2.3 片上系統（SoC）
2.4 芯粒設計與異質集成封裝方法
2.5 芯粒設計與異質集成封裝的優點和缺點
2.6 賽靈思的芯粒設計與異質集成封裝
2.7 AMD的芯粒設計與異質集成封裝
2.8 英特爾的芯粒設計與異質集成封裝
2.9 台積電的芯粒設計與異質集成封裝
2.10 Graphcore的芯粒設計與異質集成封裝
2.11 CEA-Leti的芯粒設計與異質集成封裝
2.12 通用芯粒互聯技術（UCIe）
2.13 總結和建議
參考文獻
第3章 基於TSV轉接板的多系統和異質集成
3.1 引言
3.2 硅通孔（TSV）
3.2.1 片上微孔
3.2.2 TSV（先通孔工藝）
3.2.3 TSV（中通孔工藝）
3.2.4 TSV（正面后通孔工藝）
3.2.5 TSV（背面后通孔工藝）
3.3 無源TSV轉接板與有源TSV轉接板
3.4 有源TSV轉接板的製備
3.5 基於有源TSV轉接板的多系統和異質集成（3D IC集成）
3.5.1 UCSB/AMD的基於有源TSV轉接板的多系統和異質集成
3.5.2 英特爾的基於有源TSV轉接板的多系統和異質集成
3.5.3 AMD的基於有源TSV轉接板的多系統和異質集成
3.5.4 CEA-Leti的基於有源TSV轉接板的多系統和異質集成
3.6 無源TSV轉接板的製作
3.6.1 TSV的製作
3.6.2 RDL的製作
3.6.3 RDL的製作：聚合物與電鍍銅及刻蝕方法
3.6.4 RDL的製作：SiO2與銅大馬士革電鍍及CMP方法
3.6.5 關於銅大馬士革電鍍工藝中接觸式光刻的提示
3.6.6 背面處理及組裝
3.7 基於無源TSV轉接板的多系統和異質集成（2.5D IC集成）
3.7.1 CEA-Leti的SoW（晶上系統）
3.7.2 台積電的CoWoS（基板上晶圓上晶元）
3.7.3 賽靈思/台積電的多系統和異質集成
3.7.4 Altera/台積電的多系統和異質集成
3.7.5 AMD/聯電的多系統和異質集成
3.7.6 英偉達/台積電的多系統和異質集成
3.7.7 台積電含深槽電容（DTC）的多系統和異質集成
3.7.8 三星帶有集成堆疊電容（ISC）的多系統和異質集成
3.7.9 Graphcore的多系統和異質集成
3.7.10 富士通的多系統和異質集成
3.7.11 三星的多系統和異質集成（I-Cube4）
3.7.12 三星的多系統和異質集成（H-Cube）
3.7.13 三星的多系統和異質集成（MIoS）
3.7.14 IBM的多系統和異質集成（TCB）
3.7.15 IBM的多系統和異質集成（混合鍵合）
3.7.16 EIC及PIC的多系統和異質集成（二維並排型）
3.7.17 EIC及PIC的多系統和異質集成（三維堆疊型）
3.7.18 Fraunhofer基於玻璃轉接板的多系統和異質集成
3.7.19 富士通基於玻璃轉接板的多系統和異質集成
3.7.20 Dai Nippon/AGC基於玻璃轉接板的多系統和異質集成
3.7.21 GIT基於玻璃轉接板的多系統和異質集成
3.7.22 漢諾威萊布尼茨大學/烏爾姆大學的化學鍍玻璃轉接板
3.7.23 總結和建議
3.8 基於堆疊TSV轉接板的異質集成
3.8.1 模型建立
3.8.2 熱力設計
3.8.3 支撐片製作
3.8.4 薄晶圓夾持
3.8.5 模塊組裝
3.8.6 模塊可靠性評估
3.8.7 總結和建議
3.9 基於TSV轉接板的多系統和異質集成
3.9.1 基本結構
3.9.2 TSV刻蝕及CMP
3.9.3 熱測量
3.9.4 薄晶圓夾持
3.9.5 微凸點成型、C2W組裝和可靠性評估
3.9.6 20μm節距微焊點的失效機理
3.9.7 微焊點中的電遷移
3.9.8 最終結構
3.9.9 漏電流問題
3.9.10 結構的熱模擬及測量
3.9.11 總結和建議
3.10 基於TSV轉接板雙面集成晶元的多系統和異質集成
3.10.1 基本結構
3.10.2 熱分析————邊界條件
3.10.3 熱分析————TSV等效模型
3.10.4 熱分析————焊料凸點/底部填充料等效模型
3.10.5 熱分析————結果
3.10.6 熱力分析————邊界條件
3.10.7 熱力分析————材料屬性
3.10.8 熱力分析————結果
3.10.9 TSV的製作
3.10.10 轉接板頂面RDL的製作
3.10.11 含有頂面RDL的填銅轉接板的露銅
3.10.12 轉接板底面RDL的製作
3.10.13 轉接板的無源電學特性
3.10.14 最終組裝
3.10.15 總結和建議
3.11 基於硅穿孔（TSH）的多系統和異質集成
3.11.1 電學模擬及結果
3.11.2 測試結構
3.11.3 含UBM/焊盤和銅柱凸點的頂部晶元
3.11.4 含UBM/焊盤/焊料的底部晶元
3.11.5 TSH轉接板
3.11.6 最終組裝
3.11.7 可靠性評估
3.11.8 總結和建議
參考文獻
第4章 基於無TSV轉接板的多系統和異質集成
4.1 引言
4.2 扇出型技術
4.2.1 先上晶且面朝下
4.2.2 先上晶且面朝上
4.2.3 晶元偏移問題
4.2.4 翹曲問題
4.2.5 後上晶（先RDL）
4.2.6 EIC和PIC器件的異質集成
4.2.7 封裝天線（AiP）
4.3 專利問題
4.4 基於扇出型（先上晶）封裝的2.3D IC集成
4.4.1 扇出型（先上晶）封裝
4.4.2 星科金朋的2.3D eWLB（先上晶）
4.4.3 聯發科的扇出型（先上晶）
4.4.4 日月光的FOCoS（先上晶）
4.4.5 台積電的InFO_oS和InFO_MS（先上晶）
4.5 基於扇出型（後上晶）封裝的2.3D IC集成
4.5.1 NEC/瑞薩電子的扇出型（後上晶或先RDL）封裝
4.5.2 Amkor的SWIFT（後上晶）
4.5.3 三星的無硅RDL 轉接板（後上晶）
4.5.4 台積電的多層RDL轉接板（後上晶）
4.5.5 日月光的FOCoS（後上晶）
4.5.6 矽品科技的大尺寸扇出型後上晶2.3D
4.5.7 Shinko的2.3D有機轉接板（後上晶）
4.5.8 三星的高性價比2.3D封裝（後上晶）
4.5.9 欣興電子的2.3D IC集成（後上晶）
4.6 其他的2.3D IC集成結構
4.6.1 Shinko的無芯有機轉接板
4.6.2 英特爾的Knights Landing
4.6.3 思科的無芯有機轉接板
4.6.4 Amkor的SLIM
4.6.5 賽靈思/矽品科技的SLIT
4.6.6 矽品科技的NTI
4.6.7 三星的無TSV轉接板
4.7 總結和建議
4.8 基於ABF的2.3D IC異質集成
4.8.1 基本結構
4.8.2 測試晶元
4.8.3 晶圓凸點成型
4.8.4 精細金屬線寬/線距/線高的RDL基板（有機轉接板）
4.8.5 積層封裝基板
4.8.6 翹曲測量
4.8.7 混合基板
4.8.8 最終組裝
4.8.9 有限元模擬及結果
4.8.10 總結和建議
4.9 基於互連層的2.3D IC集成
4.9.1 基本結構
4.9.2 測試晶元
4.9.3 精細金屬線寬/線距RDL轉接板
4.9.4 互連層
4.9.5 高密度互連（HDI）印製電路板（PCB）
4.9.6 混合轉接板的最終組裝
4.9.7 混合基板的特性
4.9.8 最終組裝
4.9.9 可靠性評估
4.9.10 總結和建議
4.10 2.3D IC異質集成中的低損耗介質材料的表徵
4.10.1 為什麼需要低損耗介質材料
4.10.2 原材料及其數據表
4.10.3 樣品準備
4.10.4 法布里-珀羅開放式諧振腔（FPOR）
4.10.5 使用Polar和ANSYS設計的測試結構
4.10.6 測試結構製備
4.10.7 時域反射儀（TDR）測量及結果
4.10.8 有效介電常數（εeff）
4.10.9 矢量網路分析儀（VNA）測量及基於模擬結果的校正
4.10.10 總結和建議
參考文獻
第5章 芯粒間的橫向通信
5.1 引言
5.2 剛性橋與柔性橋
5.3 英特爾的EMIB
5.3.1 EMIB技術的焊料凸點
5.3.2 EMIB基板的製備
5.3.3 EMIB的鍵合挑戰
5.4 IBM的DBHi
5.4.1 DBHi的焊料凸點
5.4.2 DBHi的鍵合組裝
5.4.3 DBHi的底部填充
5.4.4 DBHi的主要挑戰
5.5 舍布魯克大學/IBM的自對準橋
5.5.1 自對準橋V形槽開口的工藝流程
5.5.2 測試結果
5.5.3 自對準橋的主要挑戰
5.6 扇出型封裝剛性橋的專利
5.7 台積電的LSI
5.8 矽品科技的FO-EB和FO-EB-T
5.8.1 FO-EB
5.8.2 FO-EB-T
5.9 日月光的sFOCoS
5.9.1 sFOCoS的基本結構及工藝流程
5.9.2 FOCoS-CL的基本結構及工藝流程
5.9.3 sFOCoS、FOCoS-CL之間的可靠性及翹曲比較
5.10 Amkor的S-Connect
5.10.1 含硅橋的S-Connect
5.10.2 含模塑RDL橋的S-Connect
5.11 IME的EFI
5.11.1 EFI的工藝流程
5.11.2 EFI的熱學性能
5.12 imec的硅橋
5.12.1 imec硅橋的基本結構
5.12.2 imec硅橋的工藝流程
5.12.3 imec硅橋的主要挑戰
5.13 UCIe聯盟
5.14 柔性橋
5.15 欣興電子的混合鍵合橋
5.15.1 封裝基板上含C4凸點的混合鍵合橋
5.15.2 芯粒晶圓上含C4凸點的混合鍵合橋
5.16 總結和建議
參考文獻
第6章 銅-銅混合鍵合
6.1 引言
6.2 直接銅-銅熱壓鍵合
6.2.1 直接銅-銅熱壓鍵合的一些基本原理
6.2.2 IBM/RPI的銅-銅熱壓鍵合
6.3 直接SiO2-SiO2熱壓鍵合
6.3.1 SiO2-SiO2熱壓鍵合的一些基本原理
6.3.2 麻省理工學院的SiO2-SiO2熱壓鍵合
6.3.3 Leti/飛思卡爾/意法半導體的SiO2-SiO2熱壓鍵合
6.4 銅-銅混合鍵合曆史的簡要介紹
6.5 銅-銅混合鍵合的一些基本原理
6.6 索尼的直接銅-銅混合鍵合
6.6.1 索尼的CIS氧化物-氧化物熱壓鍵合
6.6.2 索尼的CIS銅-銅混合鍵合
6.6.3 索尼的三片晶圓混合鍵合
6.6.4 索尼W2W混合鍵合的鍵合強度
6.7 SK海力士的銅-銅混合鍵合
6.7.1 面向DRAM應用的混合鍵合
6.7.2 鍵合良率的提升
6.8 三星的銅-銅混合鍵合
6.8.1 混合鍵合的特性
6.8.2 焊盤結構和版圖對混合鍵合的影響
6.8.3 銅-銅混合鍵合的空洞
6.8.4 12層存儲器堆疊的CoW混合鍵合
6.9 TEL的銅-銅混合鍵合
6.9.1 混合鍵合的模擬
6.9.2 銅的濕法原子層刻蝕
6.10 Tohoku的銅-銅鍵合
6.10.1 銅晶粒粗化
6.10.2 銅/PI系統的混合鍵合
6.11 imec的銅-銅混合鍵合
6.11.1 具有銅/SiCN表面形貌的混合鍵合
6.11.2 D2W混合鍵合
6.11.3 混合鍵合的熱學及機械可靠性
6.12 CEA-Leti的銅-銅混合鍵合
6.12.1 CEA-Leti/ams的無銅混合鍵合
6.12.2 CEA-Leti/SET的D2W混合鍵合
6.12.3 CEA-Leti/英特爾的D2W自組裝混合鍵合
6.13 IME的銅-銅混合鍵合
6.13.1 SiO2 W2W混合鍵合的模擬
6.13.2 基於SiO2的C2W混合鍵合的模擬
6.13.3 銅/聚合物C2W混合鍵合的模擬
6.13.4 C2W混合鍵合的良率提升
6.14 英特爾的銅-銅混合鍵合
6.15 Xperi的銅-銅混合鍵合
6.15.1 D2W混合鍵合——晶元尺寸效應
6.15.2 基於混合鍵合的多晶元堆疊
6.16 應用材料的銅-銅混合鍵合
6.16.1 混合鍵合的介質材料
6.16.2 混合鍵合的開發平台
6.17 三菱的銅-銅混合鍵合
6.18 欣興電子的混合鍵合
6.19 D2W與W2W混合鍵合
6.20 總結和建議
參考文獻
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