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基於Vivado的FPGA時序約束實戰/電子系統EDA新技術叢書

  • 作者：編者:韓彬//周建文|責編:牛平月
  • 出版社：電子工業
  • ISBN：9787121496905
  • 出版日期：2025/03/01
  • 裝幀：平裝
  • 頁數：224
人民幣：RMB 88 元      售價：元
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內容大鋼
    時序約束是確保晶元和FPGA性能滿足設計需求的關鍵技術。晶元研發過程需要準確把握產品需求和項目需求，通過不斷迭代、評審和變更，實現需求的收斂和約束。晶元測試用例經過多個階段的模擬和驗證，以保證設計的準確性。在晶元RTL綜合流程中，時鐘、信號和關鍵路徑的約束是必要的，以滿足時序要求。FPGA的時序約束則涉及RTL設計、模塊位置、高速IP和輸入/輸出延時等，是一項系統的工程。本書深入講解時序約束的原理和實戰，將晶元時序約束的經驗應用於FPGA，以最大限度地提升FPGA性能
    本書旨在為有經驗的工程設計者與工程管理者提供深入的時序約束知識，特別適合高級硬體設計工程師、研發部經理、專業的EMC工程師等。本書不僅適合希望提升晶元和FPGA性能的專業人士，還適合對時序約束原理和應用感興趣的技術愛好者。
作者介紹
編者:韓彬//周建文|責編:牛平月
    韓彬，網名CrazyBingo，2012年于杭州電子科技大學獲得學士學位，2015年于西安電子科技大學獲得碩士學位，長期從事FPGA邏輯驅動電路開發，對LCD顯示控制器與攝像頭採集系統、硬體加速實現有豐富的開發經驗與技術積累。編寫過多份FPGA學習教程，常年活躍于各大博客論壇（尤其是ChinaAET）技術群等，在第一版《FPGA設計技巧與案例開發詳解》的基礎上，嘔心瀝血，攜友再創該書第二版。
目錄
第1章  Vivado時序分析綜述
  1.1  引言
  1.2  靜態時序分析
  1.3  Vivado時序約束流程
    1.3.1  使用GUI界面進行約束
    1.3.2  通過XDC文件添加約束
  1.4  Vivado XDC語言
  1.5  XDC文件管理
  1.6  時序約束命令分類
第2章  FPGA內部時序路徑分析
  2.1  時序路徑分類
  2.2  建立時間和保持時間
  2.3  建立關係和保持關係
    2.3.1  建立關係和保持關係定義
    2.3.2  時鐘同源時的建立關係和保持關係
    2.3.3  時鐘不同源時的建立關係和保持關係
  2.4  網表中的目標路徑定位
    2.4.1  網表中的目標分類
    2.4.2  get_cells命令詳解
    2.4.3  get_cells命令使用示例
    2.4.4  網表中定位目標命令的參數對比
  2.5  reg2reg路徑時序分析
    2.5.1  reg2reg路徑時序模型
    2.5.2  reg2reg路徑建立時序裕量公式
    2.5.3  reg2reg路徑保持時序裕量公式
    2.5.4  reg2reg路徑建立時序裕量和保持時序裕量總結
  2.6  複位路徑時序檢查
  2.7  reg2reg路徑時序報告解讀
    2.7.1  reg2reg路徑分段
    2.7.2  reg2reg路徑報告實例環境
    2.7.3  reg2reg路徑建立時序報告解讀
    2.7.4  reg2reg路徑保持時序報告解讀
第3章  主時鐘約束
  3.1  時鐘特性約束
    3.1.1  時鐘周期/占空比/相位約束
    3.1.2  時鐘抖動約束
    3.1.3  時鐘不確定性約束
    3.1.4  時鐘延時約束
    3.1.5  時鐘轉換時間
  3.2  虛擬時鐘約束
    3.2.1  pin2reg時序路徑中的虛擬時鐘約束
    3.2.2  reg2pin時序路徑中的虛擬時鐘約束
第4章  衍生時鐘約束
  4.1  引言
  4.2  衍生時鐘約束語法
  4.3  基本衍生時鐘約束實例分析
  4.4  -edges參數約束實例分析
    4.4.1  下降沿二分頻約束實例
    4.4.2  -edge_shift參數約束用法
    4.4.3  三分頻非標準波形約束實例

  4.5  -combinational參數約束實例分析
  4.6  -invert參數約束實例分析
  4.7  時鐘MUX約束實例分析
  4.8  時鐘分組約束
    4.8.1  時鐘分組使用場景
    4.8.2  set_clock_groups語法詳解
    4.8.3  非同步時鐘組
    4.8.4  獨佔時鐘組
  4.9  PLL/MMCM時鐘約束
  4.10  時鐘檢查
第5章  輸入信號介面約束
  5.1  引言
  5.2  介面通信時序模型
    5.2.1  系統同步模型
    5.2.2  源同步模型
    5.2.3  非同步模型
    5.2.4  自同步模型
  5.3  源同步輸入信號分析
    5.3.1  源同步輸入信號建立時序裕量
    5.3.2  源同步輸入信號保持時序裕量
  5.4  輸入延時命令詳解
  5.5  源同步SDR輸入延時約束模板
    5.5.1  源同步輸入信號時序類型
    5.5.2  源同步SDR時鐘邊沿對齊
    5.5.3  源同步SDR時鐘中央對齊
  5.6  源同步DDR輸入延時約束模板
    5.6.1  源同步DDR時鐘邊沿對齊
    5.6.2  源同步DDR時鐘中央對齊
  5.7  pin2reg路徑時序報告解讀
    5.7.1  pin2reg路徑分段
    5.7.2  pin2reg路徑約束實例分析
    5.7.3  pin2reg路徑建立時序報告分析
    5.7.4  pin2reg路徑保持時序報告分析
第6章  輸出信號介面約束
  6.1  引言
  6.2  源同步輸出信號分析
    6.2.1  源同步輸出信號建立時序裕量
    6.2.2  源同步輸出信號保持時序裕量
  6.3  輸出延時命令詳解
  6.4  源同步SDR輸出延時約束模板
    6.4.1  源同步SDR時鐘邊沿對齊
    6.4.2  源同步SDR時鐘中央對齊
  6.5  源同步DDR輸出延時約束模板
    6.5.1  源同步DDR時鐘邊沿對齊
    6.5.2  源同步DDR時鐘中央對齊
  6.6  reg2pin路徑時序報告解讀
    6.6.1  reg2pin路徑分段
    6.6.2  reg2pin路徑約束實例分析
    6.6.3  reg2pin路徑建立時序報告分析
    6.6.4  reg2pin路徑保持時序報告分析

第7章  時序例外約束
  7.1  引言
  7.2  虛假路徑約束
    7.2.1  虛假路徑約束應用場景
    7.2.2  虛假路徑約束命令詳解
    7.2.3  虛假路徑約束實例
    7.2.4  虛假路徑約束時序報告解讀
  7.3  最大/最小延時約束
    7.3.1  最大/最小延時約束語法
    7.3.2  最大/最小延時約束實際意義
    7.3.3  最大延時-datapath_only參數約束
    7.3.4  組合邏輯路徑約束實例
  7.4  多周期路徑約束
    7.4.1  多周期路徑約束語法
    7.4.2  同頻同相多周期路徑約束
    7.4.3  同頻異相多周期路徑約束
    7.4.4  不同頻多周期路徑約束
  7.5  時序例外約束優先順序
    7.5.1  同類型約束優先順序
    7.5.2  不同類型約束優先順序
  7.6  時序例外約束中的等價約束
第8章  非同步路徑時序約束
  8.1  引言
  8.2  非同步路徑亞穩態處理
  8.3  匯流排偏斜約束
    8.3.1  匯流排偏斜約束簡介
    8.3.2  匯流排偏斜約束命令詳解
    8.3.3  匯流排偏斜約束報告解讀
  8.4  單比特匯流排跨時鐘域路徑約束
  8.5  多比特匯流排跨時鐘域路徑約束
    8.5.1  握手同步
    8.5.2  非同步FIFO同步
    8.5.3  使能同步
  8.6  Xilinx參數化宏在跨時鐘域中的應用
第9章  物理約束
  9.1  引言
  9.2  進行布局布線約束的原因
  9.3  布局約束
    9.3.1  Pblock約束步驟
    9.3.2  Pblock約束命令
    9.3.3  Fix Cells約束
  9.4  固定路由約束
第10章  時序約束實戰
  10.1  引言
  10.2  時鐘約束
  10.3  介面約束
    10.3.1  時鐘和複位信號介面
    10.3.2  I2C配置介面
    10.3.3  攝像頭感測器輸入數據介面
    10.3.4  DDR內存顆粒介面

    10.3.5  HDMI視頻顯示介面
  10.4  跨時鐘域約束

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