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NAND快閃記憶體技術/集成電路科學與工程叢書

  • 作者：(日)有留誠一|責編:劉星寧//閭洪慶|譯者:陳子琪
  • 出版社：機械工業
  • ISBN：9787111773481
  • 出版日期：2025/02/01
  • 裝幀：平裝
  • 頁數：328
人民幣：RMB 139 元      售價：元
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內容大鋼
    本書討論了基本和先進的NAND快閃記憶體技術，包括NAND快閃記憶體的原理、存儲單元技術、多比特位單元技術、存儲單元的微縮挑戰、可靠性和作為未來技術的3D單元。第1章描述了NAND快閃記憶體的背景和早期歷史。第2章描述了器件的基本結構和操作。接下來，第3章討論了以微縮為重點的存儲單元技術，並且第4章介紹了多電平存儲單元的先進操作。第5章討論了微縮的物理限制。第6章描述了NAND快閃記憶體的可靠性。第7章研究了3D NAND快閃記憶體單元，並討論了結構、工藝、操作、可擴展性和性能方面的優缺點。第8章討論了3D NAND快閃記憶體面臨的挑戰。最後，第9章總結並描述了未來NAND快閃記憶體的技術和市場前景。
    本書適合從事NAND快閃記憶體或SSD（固態硬碟）和快閃記憶體系統開發的工程師、研究人員和設計人員閱讀，也可供高等院校集成電路、微電子、電子技術等專業的師生參考。
作者介紹
(日)有留誠一|責編:劉星寧//閭洪慶|譯者:陳子琪
    有留誠一（Seiichi Aritome）從2009年到2014年擔任韓國利川市SK海力士公司的高級研究員。他在多個國家的多家公司為NAND快閃記憶體技術做出了超過27年的貢獻。他曾在中國台灣省的力晶半導體公司擔任項目主管，在美國愛達荷州的美光科技公司擔任高級工藝可靠性工程師，在日本川崎市的東芝公司擔任首席專家。他畢業於日本廣島大學高等物質科學研究生院，獲博士學位。他是IEEE會士（Fellow）和IEEE電子器件學會（Electron Device Society）的成員。
目錄
譯者序
原書序
原書前言
致謝
作者簡介
第1章  引言
  1.1  背景
  1.2  概述
  參考文獻
第2章  NAND快閃記憶體原理
  2.1  NAND快閃記憶體器件與結構
    2.1.1  NAND快閃記憶體單元結構
    2.1.2  外圍器件
  2.2  單元操作
    2.2.1  讀操作
    2.2.2  編程和擦除操作
    2.2.3  編程和擦除的動力學過程
    2.2.4  編程升壓操作
  2.3  多電平單元（MLC）
    2.3.1  單元閾值電壓設置
  參考文獻
第3章  NAND快閃記憶體器件
  3.1  引言
  3.2  LOCOS單元
    3.2.1  常規LOCOS單元
    3.2.2  先進LOCOS單元
    3.2.3  隔離技術
    3.2.4  可靠性
  3.3  帶浮柵翼的自對準STI單元
    3.3.1  自對準STI單元結構
    3.3.2  製備工藝流程
    3.3.3  帶浮柵翼的自對準STI單元的特性
    3.3.4  外圍器件特性
  3.4  無浮柵翼的自對準STI單元
    3.4.1  自對準STI單元結構
    3.4.2  製備工藝流程
    3.4.3  STI技術
    3.4.4  自對準STI單元的特性
  3.5  平面浮柵單元
    3.5.1  結構優勢
    3.5.2  電學特性
  3.6  側壁傳輸晶體管（SWATT）單元
    3.6.1  SWATT單元概念
    3.6.2  製備工藝
    3.6.3  電學特性
  3.7  NAND快閃記憶體的先進技術
    3.7.1  虛擬字線
    3.7.2  p型浮柵
  參考文獻
第4章  多電平單元的先進操作

  4.1  引言
  4.2  緊湊Vth分佈寬度的編程操作
    4.2.1  單元Vth設置
    4.2.2  增量步進脈衝編程（ISPP）
    4.2.3  逐位驗證操作
    4.2.4  兩步驗證方案
    4.2.5  頁編程中的偽通過方案
  4.3  頁編程序列
    4.3.1  原始頁編程方案
    4.3.2  新的頁編程方案（一）
    4.3.3  新的頁編程方案（二）
    4.3.4  全位線（ABL）架構
  4.4  TLC（3比特位/單元）
  4.5  QLC（4比特位/單元）
  4.6  三電平（1.5比特位/單元）NAND快閃記憶體
  4.7  移動讀演算法
  參考文獻
第5章  NAND快閃記憶體單元微縮面臨的挑戰
  5.1  引言
  5.2  讀窗口裕度（RWM）
    5.2.1  RWM的假設條件
    5.2.2  編程態Vth分佈寬度
    5.2.3  Vth窗口
    5.2.4  RWM
    5.2.5  RWM中Vth設置的依賴性
  5.3  浮柵電容耦合干擾
    5.3.1  浮柵電容耦合干擾模型
    5.3.2  溝道直接耦合
    5.3.3  源漏耦合
    5.3.4  空氣隙和低k材料
  5.4  編程電子注入展寬（EIS）
    5.4.1  編程EIS理論
    5.4.2  浮柵低摻雜效應
  5.5  隨機電報信號雜訊（RTN）
    5.5.1  快閃記憶體單元中的RTN
    5.5.2  RTN的微縮趨勢
  5.6  單元結構挑戰
  5.7  高場限制
  5.8  少電子現象
  5.9  光刻工藝限制
  5.10  變化性效應
  5.11  微縮對數據保持的影響
  5.12  小結
  參考文獻
第6章  NAND快閃記憶體的可靠性
  6.1  引言
  6.2  編程/擦除循環耐久和數據保持
    6.2.1  編程/擦除方案
    6.2.2  編程/擦除循環耐久
    6.2.3  數據保持特性

  6.3  編程/擦除循環耐久和數據保持的特性分析
    6.3.1  編程/擦除循環退化
    6.3.2  應力誘導漏電流（SILC）
    6.3.3  NAND快閃記憶體產品中的數據保持
    6.3.4  分散式循環測試
  6.4  讀干擾
    6.4.1  編程/擦除方案的依賴性
    6.4.2  脫阱和SILC
    6.4.3  NAND快閃記憶體產品中的讀干擾
    6.4.4  讀干擾中的熱載流子注入機制
  6.5  編程干擾
    6.5.1  自升壓模型
    6.5.2  熱載流子注入機制
    6.5.3  溝道耦合
  6.6  不穩定的過度編程
  6.7  閾值電壓的負向偏移現象
    6.7.1  背景和實驗
    6.7.2  閾值電壓負向偏移
    6.7.3  編程速度和受害單元的閾值電壓依賴性
    6.7.4  編程條件下的載流子分離
    6.7.5  模型
  6.8  小結
  參考文獻
第7章  3D NAND快閃記憶體單元
  7.1  背景
  7.2  BiCS/P-BiCS
    7.2.1  BiCS的概念
    7.2.2  BiCS製備工藝流程
    7.2.3  電學特性
    7.2.4  管形BiCS
  7.3  TCAT/V-NAND
    7.3.1  TCAT結構和製備工藝流程
    7.3.2  電學特性
    7.3.3  128Gbit MLC NAND快閃記憶體
    7.3.4  128Gbit TLC V-NAND快閃記憶體
  7.4  SMArT
    7.4.1  SMArT結構的先進性
    7.4.2  電學特性
  7.5  VG-NAND
    7.5.1  VG-NAND的結構和製備工藝流程
    7.5.2  電學特性
  7.6  DC-SF單元
    7.6.1  電荷陷阱型3D單元的問題
    7.6.2  DC-SF NAND快閃記憶體單元
    7.6.3  結果和討論
    7.6.4  微縮能力
  7.7  先進DC-SF單元
    7.7.1  DC-SF單元上的改進
    7.7.2  MCGL工藝
    7.7.3  新的讀方案

    7.7.4  新的編程方案
    7.7.5  可靠性
  參考文獻
第8章  3D NAND快閃記憶體面臨的挑戰
  8.1  引言
  8.2  3D NAND單元的比較
  8.3  數據保持
    8.3.1  快速初始電荷損失
    8.3.2  溫度依賴性
  8.4  編程干擾
    8.4.1  新的編程干擾模式
    8.4.2  編程干擾的分析
  8.5  字線RC延遲
  8.6  單元電路波動
    8.6.1  傳導機理
    8.6.2  VG依賴性
    8.6.3  RTN
    8.6.4  「通心粉」溝道的背端陷阱
    8.6.5  激光熱退火
  8.7  堆疊單元數量
  8.8  陣列下外圍電路
  8.9  功耗
  8.10  3D NAND快閃記憶體未來的發展趨勢
  參考文獻
第9章  總結
  9.1  討論與結論
  9.2  展望
  參考文獻
附錄  術語中英文對照表

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