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數字集成電路驗證從入門到精通/集成電路設計與集成系統叢書

  • 作者：編者:叢國濤//李鶴楠//王森|責編:賈娜
  • 出版社：化學工業
  • ISBN：9787122461841
  • 出版日期：2024/10/01
  • 裝幀：平裝
  • 頁數：221
人民幣：RMB 89 元      售價：元
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內容大鋼
    本書基於企業實際需求，理論結合實例，由易到難講解了數字集成電路常用驗證方法、流程規範和UVM高級驗證方法。
    主要內容包括：數字集成電路驗證技術的發展、數字集成電路驗證基礎、數字集成電路驗證的常用Verilog編程語法、被測電路功能點Case抽取、斷言、帶有約束條件的隨機激勵、覆蓋率、結果自動對比、UVM驗證、模擬驗證EDA工具、實例解析、綜合項目實例。
    本書可供集成電路驗證的入門級讀者，以及集成電路、晶元、半導體及相關行業的工程技術人員使用，還可作為教材供高校相關專業師生學習參考。
作者介紹
編者:叢國濤//李鶴楠//王森|責編:賈娜
目錄
第1章  數字集成電路驗證技術的發展
  1.1  數字集成電路驗證的概念及地位
    1.1.1  驗證的概念
    1.1.2  驗證在設計流程中的地位
  1.2  功能驗證
    1.2.1  功能驗證過程
    1.2.2  功能驗證相關技術
    1.2.3  功能驗證相關語言
    1.2.4  功能驗證相關方法
    1.2.5  功能驗證相關研究熱點
  1.3  驗證的歷史、現在與將來
  習題
第2章  數字集成電路驗證基礎
  2.1  集成電路晶元開發流程
    2.1.1  系統設計
    2.1.2  功能設計
    2.1.3  功能驗證
    2.1.4  DFT設計/邏輯綜合
    2.1.5  版圖設計驗證
    2.1.6  時序驗證
    2.1.7  晶元試做與晶元測試
  2.2  驗證的概念和分類
  2.3  驗證與設計、測試的區別
  2.4  驗證環境的基本結構
    2.4.1  驗證環境的概念
    2.4.2  驗證環境的結構框圖
    2.4.3  簡單驗證環境的書寫結構
  2.5  驗證流程
  習題
第3章  數字集成電路驗證的常用Verilog編程語法
  3.1  驗證常用Verilog語法
    3.1.1  assign語法
    3.1.2  always語法
    3.1.3  initial、`timescale、#語法
    3.1.4  `define、parameter語法
    3.1.5  `include語法
    3.1.6  wait、@語法
    3.1.7  for、repeat、while、forever語法
    3.1.8  fork…join語法
    3.1.9  task語法
    3.1.10  event語法
  3.2  驗證常用Verilog系統函數
    3.2.1  $display、$write、$time、$finish系統函數
    3.2.2  文件操作系統函數
    3.2.3  $random系統函數
  習題
第4章  被測電路功能點Case抽取
  4.1  Case抽取原則
  4.2  Case表的製作方法
  習題

第5章  斷言
  5.1  斷言的基本概念和應用
  5.2  斷言的SVA語法結構
    5.2.1  SVA基本結構
    5.2.2  SVA與設計的連接
  5.3  斷言中常用的SVA語法
    5.3.1  SVA基本語法
    5.3.2  系統函數
    5.3.3  覆蓋率屬性
    5.3.4  斷言驗證庫
  習題
第6章  帶有約束條件的隨機激勵
  6.1  隨機激勵的概念和應用
  6.2  隨機激勵的約束條件
  習題
第7章  覆蓋率
  7.1  覆蓋率的概念和應用
  7.2  覆蓋率的種類
    7.2.1  代碼覆蓋率
    7.2.2  斷言覆蓋率
    7.2.3  功能覆蓋率
  7.3  代碼覆蓋率的實現方法
    7.3.1  Modelsim模擬工具運行代碼覆蓋率
    7.3.2  VCS模擬工具運行代碼覆蓋率
  7.4  功能覆蓋率的實現方法
    7.4.1  通過Verilog編程實現功能覆蓋率
    7.4.2  通過SystemVerilog編程實現功能覆蓋率
  習題
第8章  結果自動對比
  8.1  結果自動對比的概念和應用
  8.2  期待值模型的構建方法
  8.3  結果自動對比的實現
    8.3.1  構造期待值模型的方式
    8.3.2  讀取期待值數據的方式
    8.3.3  將被測電路輸出列印結果文件與期待值結果文件直接比較的方式
  習題
第9章  UVM驗證
  9.1  事務級驗證的概念
  9.2  UVM驗證環境的特點和結構
    9.2.1  UVM驗證平台的結構
    9.2.2  被測電路
    9.2.3  interface
    9.2.4  driver
    9.2.5  monitor
    9.2.6  sequence與sequencer
    9.2.7  agent
    9.2.8  reference model
    9.2.9  scoreboard
    9.2.10  env
    9.2.11  測試用例

    9.2.12  tb_top
    9.2.13  UVM環境的啟動
  9.3  UVM基礎
    9.3.1  uvm_component，uvm_object派生關係
    9.3.2  UVM的樹形結構
    9.3.3  field automation機制
    9.3.4  config_db機制
  9.4  UVM驗證環境的運行
    9.4.1  phase機制
    9.4.2  objection機制
  習題
第10章  模擬驗證EDA工具
  10.1  常用模擬驗證EDA工具
  10.2  Modelsim工具簡介
  10.3  Modelsim的使用方法
    10.3.1  【方式二】的使用方法
    10.3.2  【方式三】的使用方法
  10.4  Modelsim中UVM驗證環境的運行方法
  習題
第11章  實例解析
  11.1  被測電路功能點Case抽取實例解析
  11.2  斷言應用實例解析
  11.3  隨機激勵應用實例解析
  11.4  覆蓋率應用實例解析
  11.5  結果自動對比應用實例解析
  11.6  UVM驗證實例解析
第12章  綜合項目實例
  12.1  UART傳輸電路的功能驗證項目
  12.2  圖像JPEG編碼DCT模塊的功能驗證項目
參考文獻

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