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Verilog HDL程序設計教程(第2版)

  • 作者：王金明//王婧菡|責編:謝曉芳
  • 出版社：人民郵電
  • ISBN：9787115635846
  • 出版日期：2024/09/01
  • 裝幀：平裝
  • 頁數：294
人民幣：RMB 79.8 元      售價：元
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內容大鋼
    本書系統講解Verilog HDL的語言規則、語法體系，以Verilog-2001和Verilog-2005兩個語言標準為依據，知識點全面、準確。本書主要內容包括Verilog HDL入門、數據類型、表達式、門級和開關級建模、數據流建模、行為級建模、層次結構、任務與函數、TestBench測試與時序檢查、Verilog設計進階、Verilog有限狀態機設計、VerilogHDL驅動I/O外設、Verilog信號處理實例等。
    本書可作為電工電子相關專業本科生和研究生的教學用書，也可供從事電路設計和系統開發的工程技術人員參考。
作者介紹
王金明//王婧菡|責編:謝曉芳
目錄
第1章  Verilog HDL入門
  1.1  Verilog HDL的發展簡史
  1.2  Verilog HDL描述的層級和方式
  1.3  Verilog設計的目標器件
  1.4  Verilog設計的流程
    1.4.1  設計輸入
    1.4.2  綜合
    1.4.3  布局布線
    1.4.4  時序分析
    1.4.5  功能模擬與時序模擬
    1.4.6  編程與配置
  1.5  Verilog HDL的文字規則
    1.5.1  詞法
    1.5.2  空白符
    1.5.3  註釋
    1.5.4  操作符
    1.5.5  字元串
    1.5.6  關鍵字
  1.6  數字
    1.6.1  整數
    1.6.2  實數
    1.6.3  數的轉換
  1.7  標識符
  練習
第2章  數據類型
  2.1  值集合
  2.2  net數據類型
    2.2.1  wire型與tri型
    2.2.2  其他net類型
  2.3  variable數據類型
    2.3.1  reg型
    2.3.2  integer型與time型
    2.3.3  real型與realtime型
  2.4  向量
  2.5  數組
    2.5.1  數組簡介
    2.5.2  存儲器
    2.5.3  數組的賦值
  2.6  參數
    2.6.1  parameter參數
    2.6.2  localparam參數
    2.6.3  specparam參數
    2.6.4  參數值修改
  練習
第3章  表達式
  3.1  操作符
    3.1.1  算術操作符
    3.1.2  關係操作符
    3.1.3  等式操作符
    3.1.4  邏輯操作符

    3.1.5  位操作符
    3.1.6  縮減操作符
    3.1.7  移位操作符
    3.1.8  指數操作符
    3.1.9  條件操作符
    3.1.10  拼接操作符
    3.1.11  操作符的優先順序
  3.2  操作數
    3.2.1  整數
    3.2.2  位選和段選
    3.2.3  數組
    3.2.4  字元串
  3.3  表達式的符號
  3.4  表達式的位寬
    3.4.1  表達式位寬的規則
    3.4.2  表達式位寬示例
  3.5  賦值和截斷
  練習
第4章  門級和開關級建模
  4.1  Verilog HDL門元件
  4.2  門元件的例化
    4.2.1  門元件的例化簡介
    4.2.2  門延時
    4.2.3  驅動強度
  4.3  開關級元件
    4.3.1  MOS開關
    4.3.2  雙嚮導通開關
  4.4  門級結構建模
  4.5  用戶自定義元件
  4.6  組合邏輯UDP元件
  4.7  時序邏輯UDP元件
    4.7.1  電平敏感時序UDP元件
    4.7.2  邊沿敏感時序UDP元件
    4.7.3  電平敏感和邊沿敏感行為的混合描述
  4.8  時序UDP元件的初始化和例化
    4.8.1  時序UDP元件的初始化
    4.8.2  時序UDP元件的例化
  練習
第5章  數據流建模
  5.1  連續賦值
    5.1.1  net型變數聲明時賦值
    5.1.2  賦值延時和線網延時
    5.1.3  驅動強度
  5.2  數據流建模
  5.3  加法器和減法器
  5.4  格雷碼與二進位碼的轉換
  5.5  三態邏輯設計
  練習
第6章  行為級建模
  6.1  行為級建模概述

    6.1.1  always過程
    6.1.2  initial過程
  6.2  過程時序控制
    6.2.1  延時控制
    6.2.2  事件控制
  6.3  過程賦值
    6.3.1  variable型變數聲明時賦值
    6.3.2  阻塞過程賦值
    6.3.3  非阻塞過程賦值
    6.3.4  阻塞過程賦值與非阻塞過程賦值的區別
  6.4  過程連續賦值
    6.4.1  assign和deassign
    6.4.2  force和release
  6.5  塊語句
    6.5.1  串列塊begin-end
    6.5.2  並行塊fork-join
    6.5.3  塊命名
  6.6  條件語句
    6.6.1  if-else語句
    6.6.2  case語句
    6.6.3  casez與casex語句
  6.7  循環語句
    6.7.1  for語句
    6.7.2  repeat、while和forever語句
  練習
第7章  層次結構
  7.1  模塊和模塊例化
  7.2  帶參數模塊例化與參數傳遞
    7.2.1  帶參數模塊例化
    7.2.2  用parameter進行參數傳遞
    7.2.3  用defparam進行參數重載
  7.3  層次路徑名
  7.4  generate生成語句
    7.4.1  generate、for生成語句
    7.4.2  generate、if生成語句
    7.4.3  generate、case生成語句
  7.5  屬性
  練習
第8章  任務與函數
  8.1  任務
    8.1.1  任務的定義和調用
    8.1.2  任務示例
  8.2  函數
    8.2.1  函數簡介
    8.2.2  任務和函數的區別
  8.3  automatic任務和函數
    8.3.1  automatic任務
    8.3.2  automatic函數
  8.4  系統任務與系統函數
  8.5  顯示類任務

    8.5.1  $display與$write
    8.5.2  $strobe與$monitor
  8.6  文件操作類任務
    8.6.1  $fopen與$fclose
    8.6.2  $fgetc與$fgets
    8.6.3  $readmemh與$readmemb
  8.7  控制和時間類任務
    8.7.1  $finish與$stop
    8.7.2  $time、$stime與$realtime
    8.7.3  $printtimescale與$timeformat
    8.7.4  $signed與$unsigned
  8.8  隨機數及概率分佈系統函數
    8.8.1  $random
    8.8.2  概率分佈系統函數
  8.9  編譯指令
    8.9.1  ′timescale
    8.9.2  ′define和′undef
    8.9.3  ′ifdef、′else、′elsif、′endif和′ifndef
    8.9.4  ′include
    8.9.5  ′default_nettype
    8.9.6  其他編譯指令
  練習
第9章  Test Bench測試與時序檢查
  9.1  Test Bench測試
    9.1.1  Test Bench
    9.1.2  產生複位信號和激勵信號
    9.1.3  產生時鐘信號
    9.1.4  讀寫文件
    9.1.5  顯示結果
  9.2  測試示例
  9.3  Verilog中的延時定義
    9.3.1  specify塊
    9.3.2  模塊路徑
    9.3.3  路徑延時和分佈延時混合
  9.4  時序檢查
    9.4.1  $setup和$hold
    9.4.2  $width和$period
  9.5  SDF文件
  練習
第10章  Verilog設計進階
  10.1  面向綜合的設計
  10.2  加法器設計
    10.2.1  行波進位加法器
    10.2.2  超前進位加法器
  10.3  乘法器設計
    10.3.1  用乘法操作符實現
    10.3.2  用布斯乘法器實現
    10.3.3  查找表乘法器
  10.4  有符號數的運算
    10.4.1  有符號數的加法運算

    10.4.2  有符號數的乘法運算
    10.4.3  絕對值運算
  10.5  ROM
    10.5.1  用數組例化存儲器
    10.5.2  通過例化lpm_rom實現存儲器
  10.6  RAM
    10.6.1  單口RAM
    10.6.2  非同步FIFO緩存器
  10.7  流水線設計
  10.8  資源共享
  練習
第11章  Verilog有限狀態機設計
  11.1  引言
  11.2  有限狀態機的Verilog描述
    11.2.1  三段式狀態機描述
    11.2.2  兩段式狀態機描述
    11.2.3  單段式狀態機描述
  11.3  狀態編碼
    11.3.1  常用的狀態編碼方式
    11.3.2  狀態編碼的定義
    11.3.3  用屬性指定狀態編碼方式
  11.4  用有限狀態機設計除法器
  11.5  用有限狀態機控制流水燈
  11.6  用狀態機控制字元液晶顯示器
  練習
第12章  Verilog HDL驅動I/O外設
  12.1  標準PS 2鍵盤
  12.2  4×4矩陣鍵盤
  12.3  漢字圖形點陣液晶顯示模塊
    12.3.1  LCD12864B漢字圖形點陣液晶顯示模塊
    12.3.2  漢字圖形點陣液晶靜態顯示
    12.3.3  漢字圖形點陣液晶動態顯示
  12.4  VGA顯示器
    12.4.1  VGA顯示原理與時序
    12.4.2  VGA彩條信號發生器
    12.4.3  VGA圖像顯示
  12.5  TFT液晶屏
    12.5.1  TFT液晶屏
    12.5.2  TFT液晶屏顯示彩色圓環
    12.5.3  TFT液晶屏顯示動態矩形
  12.6  音符、樂曲演奏
    12.6.1  音符演奏
    12.6.2  樂曲演奏
  練習
第13章  Verilog信號處理實例
  13.1  超聲波測距
  13.2  整數開方運算
  13.3  FIR濾波器
    13.3.1  FIR濾波器的參數設計
    13.3.2  FIR濾波器的FPGA實現

  13.4  Cordic演算法及實現
    13.4.1  Cordic演算法
    13.4.2  Cordic演算法的Verilog實現
  練習
附錄  Verilog HDL關鍵字

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