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數字系統設計與VHDL(第3版普通高等教育EDA技術系列教材)

  • 作者：編者:王金明|責編:劉怡靜
  • 出版社：電子工業
  • ISBN：9787121483950
  • 出版日期：2024/07/01
  • 裝幀：平裝
  • 頁數：325
人民幣：RMB 75.8 元      售價：元
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內容大鋼
    本書根據電子信息類課程理論教學和實踐教學要求，以提高數字系統設計能力為目的，系統闡述EDA技術、FPGA/CPLD器件、VHDL語言和相關數字系統設計技術。以Quartus Prime、ModelSim軟體為工具，按「器件-軟體-語言-案例」為主線展開，內容緊貼教學實際，以可綜合的設計為重點，通過諸多精選設計案例，闡述數字系統設計的方法，由淺入深介紹VHDL工程開發的技能。全書案例豐富，富於啟發，並全部基於目標板做了驗證。
    本書的VHDL語言規則以VHDL-1993、VHDL-2002和VHDL-2008語言標準為依據，涵蓋所有常用語法規則，對語言、語法規則用案例做闡釋，用綜合工具和模擬工具做驗證，語言講解全面深入，既適合作為必備語法資料查詢，也適合設計人員閱讀參考。
    本書可作為高等學校電子、通信、微電子、信息、雷達、電腦應用、工業自動化、電路與系統、通信與信息系統及測控技術與儀器等專業本科生和研究生的EDA技術或數字系統設計課程的教材和實驗指導書，也可供從事電路設計和系統開發的工程技術人員閱讀參考。
作者介紹
編者:王金明|責編:劉怡靜
目錄
第1章  EDA技術概述
  1.1  EDA技術及其發展歷程
  1.2  Top-down設計思路
    1.2.1  Top-down設計
    1.2.2  Bottom-up設計
  1.3  IP核復用
    1.3.1  IP核復用技術
    1.3.2  片上系統SoC
  1.4  EDA設計的流程
    1.4.1  設計輸入
    1.4.2  綜合
    1.4.3  布局布線
    1.4.4  時序分析
    1.4.5  功能模擬與時序模擬
    1.4.6  編程與配置
  1.5  常用的EDA工具軟體
  習題1
第2章  FPGA/CPLD器件
  2.1  PLD器件概述
    2.1.1  PLD器件的發展歷程
    2.1.2  PLD器件的分類
  2.2  PLD的原理與結構
  2.3  低密度PLD的原理與結構
  2.4  CPLD的原理與結構
    2.4.1  宏單元結構
    2.4.2  典型CPLD的結構
  2.5  FPGA的原理與結構
    2.5.1  查找表結構
    2.5.2  典型FPGA的結構
    2.5.3  MAX 10器件結構
    2.5.4  Cyclone Ⅳ器件結構
  2.6  FPGA/CPLD的編程工藝
    2.6.1  熔絲型開關
    2.6.2  反熔絲型開關
    2.6.3  浮柵編程工藝
    2.6.4  SRAM編程工藝
  2.7  邊界掃描測試技術
  2.8  FPGA/CPLD的編程與配置
    2.8.1  在系統可編程
    2.8.2  Cyclone Ⅳ器件的配置
    2.8.3  MAX 10器件的配置
  2.9  FPGA/CPLD產品系列
  習題2
第3章  原理圖與基於IP核的設計
  3.1  Quartus Prime設計流程
  3.2  原理圖設計方式
    3.2.1  半加器設計
    3.2.2  1位全加器設計
    3.2.3  編譯
    3.2.4  模擬

    3.2.5  下載
  3.3  基於IP核的設計
    3.3.1  用原理圖方式實現
    3.3.2  用文本例化ROM實現
  3.4  SignalTap Ⅱ的使用方法
  3.5  Quartus Prime的優化設置
  習題3
第4章  VHDL設計入門
  4.1  VHDL的歷史
  4.2  用VHDL設計組合電路
  4.3  用VHDL設計時序電路
  習題4
第5章  VHDL結構與要素
  5.1  實體
    5.1.1  類屬參數說明
    5.1.2  埠說明
  5.2  結構體
  5.3  VHDL庫和程序包
    5.3.1  庫
    5.3.2  程序包
  5.4  配置
  5.5  子程序
    5.5.1  過程
    5.5.2  函數
    5.5.3  過程、函數的使用方法
  習題5
第6章  VHDL基礎語法
  6.1  標識符
  6.2  數據對象
    6.2.1  常量
    6.2.2  變數
    6.2.3  信號
    6.2.4  別名
  6.3  VHDL數據類型
    6.3.1  VHDL標準數據類型
    6.3.2  IEEE預定義數據類型
    6.3.3  其他預定義數據類型
    6.3.4  用戶自定義數據類型
  6.4  數據類型的轉換與位寬轉換
    6.4.1  數據類型的轉換
    6.4.2  位寬轉換
  6.5  VHDL運算符
    6.5.1  邏輯運算符
    6.5.2  關係運算符
    6.5.3  算術運算符
    6.5.4  並置運算符
    6.5.5  運算符重載
    6.5.6  省略賦值運算符
  習題6
第7章  VHDL基本語句

  7.1  順序語句
    7.1.1  賦值語句
    7.1.2  IF語句
    7.1.3  CASE語句
    7.1.4  LOOP語句
    7.1.5  NEXT與EXIT語句
    7.1.6  WAIT語句
    7.1.7  子程序調用語句
    7.1.8  ASSERT（斷言）語句
    7.1.9  REPORT語句
    7.1.10  NULL語句
  7.2  並行語句
    7.2.1  並行信號賦值語句
    7.2.2  進程語句
    7.2.3  塊語句
    7.2.4  元件例化語句
    7.2.5  生成語句
    7.2.6  並行過程調用語句
  7.3  屬性說明與定義語句
    7.3.1  數據類型屬性
    7.3.2  數組屬性
    7.3.3  信號屬性
  7.4  VHDL-2008
  習題7
第8章  VHDL設計進階
  8.1  行為描述
  8.2  數據流描述
  8.3  結構描述
    8.3.1  用結構描述實現1位全加器
    8.3.2  用結構描述設計4位加法器
    8.3.3  用結構描述設計8位加法器
  8.4  三態邏輯設計
  8.5  分頻器設計
    8.5.1  占空比為50%的奇數分頻
    8.5.2  半整數分頻
    8.5.3  數控分頻器
  8.6  乘法器設計
    8.6.1  用乘法運算符實現
    8.6.2  布斯乘法器
    8.6.3  查找表乘法器
  8.7  存儲器設計
    8.7.1  用數組例化存儲器
    8.7.2  例化lpm_rom模塊實現存儲器
  8.8  流水線設計
  8.9  資源共享設計
  8.10  用鎖相環IP核實現倍頻和相移
    8.10.1  鎖相環IP核的定製
    8.10.2  鎖相環例化和模擬
  8.11  屬性
  習題8

第9章  VHDL有限狀態機設計
  9.1  有限狀態機
    9.1.1  有限狀態機
    9.1.2  枚舉數據類型
  9.2  有限狀態機的描述方式
    9.2.1  三進程表述方式
    9.2.2  雙進程表述方式
    9.2.3  單進程表述方式
  9.3  狀態編碼
    9.3.1  常用的編碼方式
    9.3.2  狀態編碼的定義
    9.3.3  用屬性指定狀態編碼方式
  9.4  用有限狀態機實現除法器
  9.5  用有限狀態機控制流水燈
    9.5.1  流水燈控制器
    9.5.2  引腳分配與鎖定
  9.6  用狀態機控制交通燈
  9.7  用狀態機控制字元液晶
  習題9
第10章  VHDL驅動常用I/O外設
  10.1  PS/2鍵盤
  10.2  4×4矩陣鍵盤
  10.3  漢字圖形點陣液晶
  10.4  VGA顯示器
    10.4.1  VGA顯示原理與時序
    10.4.2  VGA彩條信號發生器
    10.4.3  VGA圖像顯示
  10.5  TFT-LCD液晶屏
    10.5.1  TFT-LCD屏
    10.5.2  TFT-LCD屏顯示彩色圓環
    10.5.3  TFT-LCD屏顯示動態矩形
  10.6  音符、音樂演奏電路
    10.6.1  音符演奏
    10.6.2  音樂演奏
  習題10
第11章  Test Bench測試與時序分析
  11.1  Test Bench測試
    11.1.1  Test Bench
    11.1.2  用VHDL描述激勵信號
    11.1.3  用TEXTIO進行模擬
  11.2  Test Bench測試實例
    11.2.1  ASSERT（斷言）語句
    11.2.2  RECODE（記錄）數據類型
  11.3  ModelSim SE使用指南
    11.3.1  圖形界面模擬方式
    11.3.2  命令行模擬方式
    11.3.3  ModelSim SE時序模擬
  11.4  時序約束與時序分析
    11.4.1  時序分析的有關概念
    11.4.2  用Timing Analyzer進行時序分析

  習題11
第12章  VHDL設計實例
  12.1  超聲波測距
  12.2  乘累加器
  12.3  m序列與Gold碼產生器
    12.3.1  m序列產生器
    12.3.2  Gold碼產生器
  12.4  頻率測量
  12.5  數字鍾
  12.6  FIR濾波器
    12.6.1  FIR濾波器的參數設計
    12.6.2  FIR濾波器的FPGA實現
  習題12
附錄  VHDL保留字
參考文獻

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