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算力晶元(高性能CPU\GPU\NPU微架構分析)

  • 作者：編者:濮元愷|責編:黃愛萍
  • 出版社：電子工業
  • ISBN：9787121483790
  • 出版日期：2024/08/01
  • 裝幀：平裝
  • 頁數：440
人民幣：RMB 129 元      售價：元
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內容大鋼
    本書介紹了超級電腦算力和AI算力的異同，從CPU流水線開始，描述主要的眾核處理器架構和功能部件設計。在GPU和NPU等加速器部分，介紹了GPU為何能從單純的圖形任務處理器變成通用處理器。GPU在設計邏輯、存儲體系、線程管理，以及面向AI的張量處理器方面成為最近幾年全世界科技行業最矚目的明星。本書對華為等廠商推出的NPU晶元設計也做了架構描述，回顧了近20年來主流的CPU、GPU晶元架構的特點，介紹了存儲與互連匯流排技術，即大模型專用AI超級電腦的中樞核心。
作者介紹
編者:濮元愷|責編:黃愛萍
    濮元愷，從2009年開始研究並撰寫技術指標分析資料，擁有十年的A股投資經歷和程序化交易模型開發經歷。     2016年加入中國量化投資學會專家委員會，目前在勵京投資管理（北京）有限公司任研究總監、基金經理。     作者創立的「量化投資訓練營」微信公眾號，聚集了一批活躍且熱心交流分享的投資業內人士，儲備了大量知識類文章。
目錄
第1章  從TOP500和MLPerf看算力晶元格局
  1.1  科學算力最前沿TOP
    1.1.1  TOP500的測試方式HPL
    1.1.2  TOP500與算力晶元行業發展
  1.2  AI算力新標準MLPerf
第2章  高性能CPU流水線概覽
  2.1  什麼是指令
    指令集的設計哲學
  2.2  流水線與MIPS
    2.2.1  經典5級流水線概述
    2.2.2  超流水線及其挑戰
  2.3  分支預測
    2.3.1  先進分支預測之「感知機分支預測器」
    2.3.2  先進分支預測之「TAGE分支預測器」
  2.4  指令緩存體系
  2.5  解碼單元
  2.6  數據緩存
    2.6.1  多級緩存的數據包含策略
    2.6.2  緩存映射關係
    2.6.3  受害者緩存
    2.6.4  寫入策略與一致性協議
  2.7  TLB（旁路快表緩衝）
  2.8  亂序執行引擎
    2.8.1  指令相關的解決方案
    2.8.2  寄存器重命名
    2.8.3  指令提交與ROB單元
    2.8.4  發射隊列
    2.8.5  數據旁路
  2.9  超線程技術
第3章  緩存硬體結構
  3.1  DRAM與SRAM設計取捨
  3.2  DRAM讀/寫過程
  3.3  SRAM讀/寫過程（以6T SRAM為例）
  3.4  Intel對8T SRAM的探索
  3.5  不同規格SRAM的物理特性
  3.6  非一致性緩存架構
第4章  CPU計算單元設計
  4.1  計算單元邏輯構成
  4.2  整數和浮點數的差異
  4.3  算術邏輯單元
    4.3.1  ALU加法器與減法器
    4.3.2  ALU比較單元和位移單元
    4.3.3  ALU乘法器與除法器
  4.4  浮點數單元
    4.4.1  浮點加法器與減法器
    4.4.2  浮點乘法器與除法器
  4.5  指令的載入和存儲單元
  4.6  單指令多數據
    4.6.1  MMX指令集
    4.6.2  3DNow!指令集

    4.6.3  SSE指令集及其擴展指令集
    4.6.4  AVX指令集及其擴展指令集
    4.6.5  AVX-512指令集與下一代AVX10指令集
    4.6.6  對AVX指令集的間接實施
  4.7  矩陣加速指令集
  4.8  ARM SVE指令集
……
第5章  邏輯拓撲結構
第6章  經典算力CPU晶元解讀
第7章  從圖形到計算的GPU架構演進
第8章  GPGPU存儲體系與線程管理
第9章  張量處理器設計
第10章  經典GPU算力晶元解讀
第11章  存儲與互連匯流排技術

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