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數字邏輯原理與FPGA設計(微課視頻版雙色印刷高等學校電子信息類專業系列教材)

  • 作者：編者:劉昌華//曹麗//胡婧|責編:劉星
  • 出版社：清華大學
  • ISBN：9787302664291
  • 出版日期：2024/07/01
  • 裝幀：平裝
  • 頁數：289
人民幣：RMB 59 元      售價：元
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內容大鋼
    本書系統地介紹了數字邏輯的基本原理與FPGA設計的實際應用，主要內容包括數字系統、數制與編碼、邏輯代數基礎、組合邏輯電路的分析與設計、時序邏輯電路的分析與設計、可編程邏輯器件、Verilog HDL設計基礎、FPGA設計基礎、數字邏輯實驗指南、數字系統的FPGA設計實踐等。通過大量設計實例詳細地介紹了基於FPGA技術的數字邏輯設計方法。全書共10章，提供習題近百道，設計性實驗10個，綜合性設計課題10個。書中列舉的設計實例都經Quartus Ⅱ 13.1工具編譯通過，並在DE2-115開發板上通過了硬體測試，可直接使用。
    本書提供部分習題答案、設計實例與實驗的Verilog HDL源程序，以及綜合性設計實驗與設計課題參考程序。為便於教學，還提供了OBE教學大綱、教學課件及750分鐘的微課視頻講解。
    本書可作為普通高等院校電腦、電子信息、人工智慧等相關專業的本科教材，也可供從事數字邏輯電路和系統設計的電子工程師參考。
作者介紹
編者:劉昌華//曹麗//胡婧|責編:劉星
目錄
第1章  緒論
  1.1  數字時代
    1.1.1  模擬信號
    1.1.2  數字信號
  1.2  數字系統
    1.2.1  數字技術的特點
    1.2.2  數字邏輯電路
    1.2.3  數字系統層次結構
    1.2.4  典型的數字系統——電腦
    1.2.5  數字邏輯的內容及研究方法
  1.3  數制及數制轉換
    1.3.1  數制
    1.3.2  數制轉換
  1.4  帶符號二進位數的代碼表示
  1.5  編碼
    1.5.1  BCD碼
    1.5.2  格雷碼
    1.5.3  奇偶校驗碼
    1.5.4  ASCII
第2章  邏輯代數基礎
  2.1  邏輯代數的基本概念
    2.1.1  邏輯量及基本運算
    2.1.2  邏輯表達式
    2.1.3  邏輯代數的定理
  2.2  邏輯函數
    2.2.1  邏輯函數的定義
    2.2.2  邏輯函數的表示法
    2.2.3  複合邏輯
  2.3  邏輯函數的標準形式
    2.3.1  最小項及最小項表達式
    2.3.2  最大項及最大項表達式
    2.3.3  邏輯函數表達式的轉換方法
    2.3.4  邏輯函數的相等
  2.4  邏輯代數的重要定理
    2.4.1  重要定理
    2.4.2  重要定理與最小項、最大項之關係
  2.5  邏輯函數化簡
    2.5.1  代數化簡法
    2.5.2  卡諾圖化簡法
    2.5.3  具有任意項的邏輯函數的化簡
第3章  組合邏輯電路
  3.1  邏輯門電路簡介
    3.1.1  邏輯門電路的基本結構與工作原理
    3.1.2  簡單邏輯門電路
    3.1.3  複合邏輯門電路
    3.1.4  邏輯門電路的主要外特性參數
    3.1.5  正邏輯與負邏輯
  3.2  組合邏輯電路分析
    3.2.1  組合邏輯電路的基本特點
    3.2.2  組合邏輯電路分析

    3.2.3  常用組合邏輯電路分析舉例
  3.3  組合邏輯電路設計
  3.4  設計方法的靈活運用
    3.4.1  邏輯代數法
    3.4.2  利用無關項簡化設計
    3.4.3  分析設計法
  3.5  組合邏輯電路的險象
    3.5.1  險象的產生與分類
    3.5.2  險象的判斷與消除
  3.6  常用的組合邏輯電路設計
    3.6.1  8421碼加法器
    3.6.2  數碼管顯示解碼器
    3.6.3  多路選擇器與多路分配器
第4章  時序邏輯電路分析
  4.1  時序邏輯電路模型
  4.2  觸發器
    4.2.1  基本RS觸發器
    4.2.2  常用觸發器
    4.2.3  各類觸發器的相互轉換
    4.2.4  集成觸發器的主要特性參數
  4.3  同步時序邏輯電路
    4.3.1  同步時序邏輯電路描述
    4.3.2  同步時序邏輯電路分析
  4.4  非同步時序邏輯電路
  4.5  常用時序邏輯電路
    4.5.1  寄存器
    4.5.2  計數器
    4.5.3  節拍脈衝發生器
  4.6  脈衝波形生成電路
    4.6.1  單穩態觸發器
    4.6.2  施密特觸發器
    4.6.3  多諧振蕩器
    4.6.4  555定時器及其應用
第5章  時序邏輯電路設計
  5.1  同步時序邏輯電路設計的基本方法
  5.2  建立原始狀態
  5.3  狀態化簡
    5.3.1  狀態化簡的基本原理
    5.3.2  完全定義狀態化簡方法
  5.4  狀態編碼
    5.4.1  確定存儲狀態所需的觸發器個數
    5.4.2  用相鄰編碼法實現狀態編碼
  5.5  確定激勵函數及輸出方程
    5.5.1  選定觸發器類型
    5.5.2  求激勵函數及輸出函數
    5.5.3  電路的「掛起」及恢復問題
  5.6  時序邏輯設計舉例
    5.6.1  序列檢測器設計
    5.6.2  計數器設計
    5.6.3  基於MSI器件實現任意模值計數器

第6章  可編程邏輯器件
  6.1  可編程邏輯器件概述
    6.1.1  可編程邏輯器件的發展歷程
    6.1.2  可編程邏輯器件分類
    6.1.3  可編程邏輯器件的結構
  6.2  簡單PLD原理
    6.2.1  PLD中陣列的表示方法
    6.2.2  PROM
    6.2.3  PLA器件
    6.2.4  PAL器件
    6.2.5  GAL器件
  6.3  CPLD
    6.3.1  傳統的CPLD基本結構
    6.3.2  最新CPLD的基本結構
  6.4  FPGA
    6.4.1  FPGA的基本結構
    6.4.2  Altera公司Cyclone Ⅳ系列器件的結構
    6.4.3  最新FPGA的基本結構
第7章  Verilog HDL設計基礎
  7.1  硬體描述語言簡介
    7.1.1  概述
    7.1.2  HDL的特點
    7.1.3  Verilog HDL與 VHDL的比較
  7.2  Verilog HDL程序的基本語法
    7.2.1  Verilog HDL程序結構
    7.2.2  Verilog HDL基本語法
    7.2.3  Verilog HDL數據流建模
    7.2.4  Verilog HDL行為建模
    7.2.5  Verilog HDL結構建模
    7.2.6  Verilog HDL層次化設計
  7.3  Verilog HDL其他基本語句
    7.3.1  選擇語句
    7.3.2  循環語句
    7.3.3  任務和函數語句
  7.4  常見組合邏輯電路的Verilog HDL設計
    7.4.1  編碼器、解碼器、選擇器
    7.4.2  數值比較器
  7.5  常見時序邏輯電路的Verilog HDL設計
    7.5.1  觸發器
    7.5.2  鎖存器和寄存器
    7.5.3  計數器
  7.6  有限狀態機的Verilog HDL設計
    7.6.1  有限狀態機
    7.6.2  狀態機的設計
第8章  FPGA設計基礎
  8.1  EDA技術概述
    8.1.1  EDA技術的發展歷程
    8.1.2  EDA技術的主要內容
    8.1.3  EDA技術的發展趨勢
  8.2  FPGA設計方法與設計流程

    8.2.1  基於FPGA的層次化設計方法
    8.2.2  基於FPGA技術的數字邏輯系統設計流程
  8.3  FPGA設計工具——Quartus Ⅱ 13.1
    8.3.1  Quartus Ⅱ 13.1的安裝
    8.3.2  Quartus Ⅱ 13.1設計流程
  8.4  Quartus Ⅱ 13.1  設計入門
    8.4.1  啟動 Quartus Ⅱ 13.1
    8.4.2  設計輸入
    8.4.3  編譯綜合
    8.4.4  模擬測試
    8.4.5  硬體測試
第9章  數字邏輯實驗指南
  9.1  基於原理圖輸入設計4位加法器
    9.1.1  設計提示
    9.1.2  Quartus Ⅱ設計流程
  9.2  基於Verilog HDL文本輸入設計7段數碼顯示解碼器
    9.2.1  設計提示
    9.2.2  Quartus Ⅱ設計流程
  9.3  基於混合輸入方式的Quartus Ⅱ設計
    9.3.1  設計要求
    9.3.2  設計提示
    9.3.3  Quartus Ⅱ設計流程
  9.4  基於宏功能模塊LPM_ROM的4位乘法器設計
    9.4.1  設計提示
    9.4.2  Quartus Ⅱ設計流程
  9.5  數字邏輯基礎型實驗
    實驗1  8位加法器的FPGA設計
    實驗2  解碼器的FPGA設計
    實驗3  計數器的FPGA設計
    實驗4  100分頻十進位同步加法計數器FPGA設計
    實驗5  偽隨機信號發生器FPGA設計
    實驗6  應用Verilog HDL完成簡單組合電路FPGA設計
    實驗7  應用Verilog HDL完成簡單時序電路FPGA設計
    實驗8  基於Verilog HDL語言的4位多功能加法計數器FPGA設計
    實驗9  移位運算器FPGA設計
    實驗10  循環冗余校驗（CRC）模塊FPGA設計
  9.6  設計與實踐
第10章  數字系統的FPGA設計實踐
  10.1  數字系統概述
  10.2  數字鍾的FPGA設計
    10.2.1  設計要求
    10.2.2  功能描述
    10.2.3  數字鍾的層次化設計方案
    10.2.4  數字鍾的頂層設計和模擬
    10.2.5  硬體測試
  10.3  樂曲演奏電路FPGA設計
    10.3.1  設計要求
    10.3.2  原理描述
    10.3.3  樂曲硬體演奏電路的層次化設計方案
    10.3.4  樂曲硬體演奏電路頂層電路的設計和模擬

    10.3.5  硬體測試
  10.4  數字系統FPGA設計課題選編
    課題1  多功能運算器FPGA設計
    課題2  時序發生器FPGA設計
    課題3  設計一個具有3種信號燈的交通燈控制系統
    課題4  設計一個基於FPGA晶元的彈道計時器
    課題5  設計一個基於FPGA晶元的汽車尾燈控制器
    課題6  數字密碼鎖FPGA設計
    課題7  電梯控制器FPGA設計
    課題8  自動售飲料控制器FPGA設計
    課題9  計程車自動計費器FPGA設計
    課題10  基於FPGA信號發生器設計
參考文獻

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