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Xilinx FPGA原理與實踐--基於Vivado和Verilog HDL(中國大學慕課MOOC課程配套教材)

  • 作者：編者:盧有亮|責編:吉玲//王小東
  • 出版社：機械工業
  • ISBN：9787111593348
  • 出版日期：2018/05/01
  • 裝幀：平裝
  • 頁數：235
人民幣：RMB 45 元      售價：元
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內容大鋼
    本書以目前流行的Xilinx 7系列FPGA的開發為主線，全面講解FPGA的基礎及電路設計、Verilog HDL語言及Vivado的應用，並從組合邏輯和時序邏輯的開發開始，逐漸深入到FPGA的基礎應用、綜合應用和進階應用。本書具有理論和實踐緊密結合的特點，在內容的設計上既重視學生對基礎理論知識的認知過程，又通過由易到難的19個工程實例逐步提高學生的理論知識水平及開發能力，為學生提高FPGA設計開發能力及提高知識應用素質提供平台與指導。通過本書的學習和實踐，學生能夠達到初級FPGA開發工程技術人員的水平。
    本書適合於電子信息類、電氣類、自動化類、電腦類、儀器類、能源動力類、航空航天類相關專業學生學習，也適合於廣大FPGA開發工程技術人員參考。
作者介紹
編者:盧有亮|責編:吉玲//王小東
目錄
前言
第1章  FPGA基礎及電路設計
  1.1  FPCA基礎及7系列FPGA基本原理
    1.1.1  FPGA概述
    1.1.2  FPGA基本邏輯結構
    1.1.3  7系列FPGA CLB
    1.1.4  7系列FPGA的I0B
    1.1.5  7系列FPGA及7a35tftg256-1特性
  1.2  FPGA電路設計
    1.2.1  FPGA的BANK電路
    1.2.2  LED驅動電路
    1.2.3  撥碼開關電路
    1.2.4  按鍵電路
    1.2.5  七段數碼管驅動電路
    1.2.6  VGA顯示驅動電路
    1.2.7  RS-232驅動電路
    1.2.8  配置電路
    1.2.9  XADC介面和擴展介面
  習題
第2章  Verilog HDL語言與ViVado
  2.1  Verilog HDL基本結構
    2.1.1  一個簡單的組合邏輯實例
    2.1.2  一個簡單的時序邏輯實例
    2.1.3  Verilog HDL結構要求
  2.2  數據類型及變數、常量
    2.2.1  邏輯值和常量
    2.2.2  線網型變數wille
    2.2.3  寄存器類型reg
    2.2.4  符號常量
    2.2.5  存儲器型變數
  2.3  運算符
    2.3.1  算術運算符
    2.3.2  邏輯運算符
    2.3.3  按位運算符
    2.3.4  關係運算符
    2.3.5  等式運算符
    2.3.6  縮減運算符
    2.3.7  移位運算符
    2.3.8  條件運算符和拼接運算符
    2.3.9  運算符的優先順序
  2.4  語句
    2.4.1  賦值語句、結構說明語句、阻塞與非阻塞
    2.4.2  條件語句
    2.4.3  循環語句
  2.5  Vivado初步
    2.5.1  Vivado獲取和安裝
    2.5.2  Vivado主界面
  習題
第3章  組合邏輯電路與Vivado進階
  3.1  我的第一個工程——多數表決器

    3.1.1  多數表決器的分析和邏輯實現
    3.1.2  多數表決器的工程創建
    3.1.3  多數表決器的Verilog HDL源文件創建
    3.1.4  多數表決器的Verilog HDL代碼實現及RTL分析
    3.1.5  綜合
    3.1.6  約束
    3.1.7  實現
    3.1.8  模擬
    3.1.9  編程和調試
  3.2  3-8解碼器設計和IP核
    3.2.1  解碼器的實現
    3.2.2  解碼器IP核生成
  3.3  調用IP核實現多數表決器
    3.3.1  使用74X138實現多數表決器的設計
    3.3.2  構建新工程並調用lP核
  習題
第4章  時序邏輯電路FPGA實現
  4.1  時鐘同步狀態機的設計
    4.1.1  時鐘同步狀態機及其設計流程
    4.1.2  時鐘同步狀態機設計方法構建序列發生器
    4.1.3  狀態圖直接描述法實現序列發生器
  4.2  同步計數器74X163的實現
  4.3  移位寄存器的實現和應用
    4.3.1  74X194的實現
    4.3.2  使用74X194IP核實現11001序列發生器
  習題
第5章  FPGA基本實踐
  5.1  流水燈實踐
    5.1.1  流水燈的關鍵設計
    5.1.2  流水燈工程的Vivad0實現
  5.2  數碼管動態顯示實踐
    5.2.1  數碼管動態顯示原理分析
    5.2.2  數碼管動態顯示設計
    5.2.3  數碼管動態顯示工程的Vivado實現
    5.2.4  數碼管動態顯示IP核設計與實現
    5.2.5  調用IP核實現動態顯示
  5.3  VGA顯示的實現
    5.3.1  VGA顯示基本原理
    5.3.2  VGA顯示設計與實現
  習題
第6章  FPGA綜合實踐
  6.1  電子秒錶的設計與實現
    6.1.1  按鍵消抖
    6.1.2  秒錶綜合設計
  6.2  UART串列介面設計及通信實現
    6.2.1  非同步串列介面原理分析
    6.2.2  波特率及其他時鐘信號發生模塊設計
    6.2.3  串列發送程序設計
    6.2.4  串列接收程序設計
    6.2.5  串列通信頂層程序設計

    6.2.6  串列通信功能測試
  習題
第7章  FPGA進階——XADC、BRAM原理及電壓表、示波器設計
  7.1  XADC基本結構及寄存器
    7.1.1  XADC邏輯結構
    7.1.2  XADC對外連接說明
    7.1.3  XADC埠
    7.1.4  XADC狀態寄存器和控制寄存器
    7.1.5  操作模式
    7.1.6  XADC操作時序
  7.2  應用XADC實現多路電壓採集及顯示
    7.2.1  生成XADC IP核實例
    7.2.2  使用XADC IP核實現XADC序列模式訪問模塊
    7.2.3  A/D序列採集和顯示實現
    7.2.4  序列採集及顯示測試
  7.3  應用XADC及BRAM實現多通道示波器
    7.3.1  塊存儲器BRAM原理
    7.3.2  塊內存生成IP的使用和模擬驗證
    7.3.3  多通道示波器的設計思路
    7.3.4  顯示內存設計及其訪問模塊構建及模擬
    7.3.5  波形發生器模塊設計及模擬
    7.3.6  VCA顯示驅動模塊設計及模擬
    7.3.7  加入邏輯分析儀模塊及頂層模塊實現
    7.3.8  功能測試
  習題
附錄
  附錄A  Xc7a35tftg56-1引腳說明
  附錄B  口袋實驗板資源
  附錄C  實驗或課程設計教學安排
  附錄D  分章節代碼匯總
  附錄E  A型實驗板參考約束文件
參考文獻

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