Xilinx Zynq系列SoC嵌入式系統應用與人工智慧實現(基於Arm多核處理器和Vivado的設計方法)/電子系統EDA新技術叢書

作者：編者:何賓//李天凌//余晨|責編:張迪
出版社：電子工業
ISBN：9787121480010

出版日期：2024/06/01
裝幀：平裝
頁數：684

人民幣：RMB 198 元售價：元

內容大鋼

本書是對《Xilinx Zynq-7000嵌入式系統設計與實現：基於Arm Cortex-A9雙核處理器和Vivado的設計方法（第二版）》一書的一次重要修訂，全書主要內容包括Xilinx Zynq系列SoC設計導論、AMBA規範、Zynq-7000系統公共資源和特性、Zynq-7000調試和測試子系統、Cortex-A9處理器指令集、Cortex-A9片上存儲器系統結構和功能、Zynq-7000 SoC的Vivado基本設計流程、Zynq-7000 GPIO原理和控制、Cortex-A0異常與中斷原理和實現等。

作者介紹

編者:何賓//李天凌//余晨|責編:張迪
何賓，北京化工大學教師，國內知名的嵌入式系統和電子信息技術專家，長期從事嵌入式系統和信號處理方面的教學和科研工作。與包括意法半導體在內的全球多家知名的半導體廠商和EDA工具廠商大學計劃部門保持密切合作。已經出版電子信息方面的著作近80部，內容涵蓋電路模擬、電路設計、可編程邏輯器件、單片機、嵌入式系統等。典型的代表作有《STC單片機原理及應用》《EDA原理及Verilog HDL實現》《ARM Cortex-M0全可編程SoC原理及實現》《Altium Designer 15.0電路模擬、設計、驗證與工藝實現權威指南》《Xilinx FPGA數字信號處理權威指南》等。

第1章  XilinxZynq系列SoC設計導論
  1.1  全可編程SoC基礎知識
    1.1.1  全可編程SoC的演進
    1.1.2  SoC與MCU和CPU的比較
    1.1.3  全可編程SoC誕生的背景
    1.1.4  全可編程SoC的技術特點
    1.1.5  全可編程SoC中的處理器類型
  1.2  Arm架構及分類
    1.2.1  M-Profile
    1.2.2  R-Profile
    1.2.3  A-Profile
  1.3  Zynq-7000SoC的功能和結構
    1.3.1  Zynq-7000SoC產品的分類及資源
    1.3.2  Zynq-7000SoC的功能
    1.3.3  Zynq-7000SoC內的PS的構成
    1.3.4  Zynq-7000SoC內的PL的構成
    1.3.5  Zynq-7000SoC內的互聯結構
    1.3.6  Zynq-7000SoC的供電引腳
    1.3.7  Zynq-7000SoC內MIO到EMIO的連接
    1.3.8  Zynq-7000SoC內為PL分配的信號
  1.4  ZynqUltraScale+MPSoC的功能和結構
    1.4.1  ZynqUltraScale+MPSoC產品的分類及資源
    1.4.2  ZynqUltraScale+MPSoC的結構
    1.4.3  ZynqUltraScale+MPSoC的供電區域
    1.4.4  ZynqUltraScale+MPSoCPS-PLAXI介面
第2章  AMBA規範
  2.1  AMBA規範的發展
    2.1.1  AMBA1
    2.1.2  AMBA2
    2.1.3  AMBA3
    2.1.4  AMBA4
    2.1.5  AMBA5
  2.2  AMBAAPB規範
    2.2.1  AMBAAPB寫傳輸
    2.2.2  AMBAAPB讀傳輸
    2.2.3  AMBAAPB錯誤響應
    2.2.4  操作狀態
    2.2.5  AMBA3APB信號
  2.3  AMBAAHB規範
    2.3.1  AMBAAHB的結構
    2.3.2  AMBAAHB操作
    2.3.3  AMBAAHB的傳輸類型
    2.3.4  AMBAAHB的猝發操作
    2.3.5  AMBAAHB的傳輸控制信號
    2.3.6  AMBAAHB地址解碼
    2.3.7  AMBAAHB從設備傳輸響應
    2.3.8  AMBAAHB數據匯流排
    2.3.9  AMBAAHB傳輸仲裁
    2.3.10  AMBAAHB分割傳輸
    2.3.11  AMBAAHB複位

    2.3.12  關於AHB數據匯流排的位寬
    2.3.13  AMBAAHB介面設備
  2.4  AMBAAXI4規範
    2.4.1  AMBAAXI4概述
    2.4.2  AMBAAXI4的功能
    2.4.3  AMBAAXI4的互聯結構
    2.4.4  AXI4-Lite的功能
    2.4.5  AXI4-Stream的功能
第3章  Zynq-7000系統的公共資源和特性
  3.1  時鐘子系統
    3.1.1  時鐘子系統的架構
    3.1.2  CPU時鐘域
    3.1.3  時鐘編程實例
    3.1.4  時鐘子系統內的生成電路結構
  3.2  複位子系統
    3.2.1  複位子系統的結構
    3.2.2  複位流程
    3.2.3  複位結果
第4章  Zynq-7000SoC調試和測試子系統
  4.1  JTAG和DAP子系統
    4.1.1  JTAG和DAP子系統的功能
    4.1.2  JTAG和DAP子系統I/O信號
    4.1.3  編程模型
    4.1.4  ArmDAP控制器
    4.1.5  TPIU
    4.1.6  XilinxTAP控制器
  4.2  CoreSight系統的結構及功能
    4.2.1  CoreSight系統的結構
    4.2.2  CoreSight系統的功能
第5章  Cortex-A9處理器及其指令集
  5.1  應用處理單元概述
    5.1.1  基本功能
    5.1.2  系統級視圖
  5.2  Cortex-A9處理器的結構
    5.2.1  處理器模式
    5.2.2  寄存器
    5.2.3  流水線
    5.2.4  分支預測
    5.2.5  指令和數據對齊
    5.2.6  跟蹤和調試
  5.3  Cortex-A9處理器的指令集
    5.3.1  指令集基礎
    5.3.2  數據處理操作
    5.3.3  存儲器指令
    5.3.4  分支
    5.3.5  飽和算術
    5.3.6  雜項指令
第6章  Cortex-A9片上存儲器系統的結構和功能
  6.1  L1高速緩存
    6.1.1  高速緩存的背景

第25章  Linux環境下簡單字元設備驅動程序的開發
  25.1  驅動程序的必要性
  25.2  Linux操作系統下的設備文件類型
  25.3  Linux驅動程序的開發流程
  25.4  Linux驅動程序的結構框架
    25.4.1  載入和卸載函數模塊
    25.4.2  字元設備中重要的數據結構和函數
  25.5  編寫Makefile文件
  25.6  編譯驅動程序
  25.7  編寫測試程序
  25.8  運行驅動程序
第26章  Linux環境下包含中斷機制驅動程序的開發
  26.1  設計原理
  26.2  編寫包含處理中斷的驅動程序
    26.2.1  驅動程序頭文件
    26.2.2  驅動的載入和卸載函數
    26.2.3  初始化file_operations結構體
    26.2.4  設備樹的改寫
  26.3  編寫Makefile文件
  26.4  編譯驅動程序
  26.5  編寫測試程序
  26.6  測試驅動程序
第27章  Linux環境下圖像處理系統的構建
  27.1  系統的整體架構和功能
  27.2  OV5640攝像頭的性能
    27.2.1  攝像頭捕獲模塊的硬體
    27.2.2  SCCB介面規範
    27.2.3  寫OV5640攝像頭感測器模組寄存器操作
    27.2.4  讀OV5640攝像頭感測器模組寄存器操作
    27.2.5  OV5640攝像頭感測器模組初始化流程
  27.3  VivadoHLS工具實現拉普拉斯運算元濾波演算法設計
    27.3.1  VivadoHLS工具的性能和優勢
    27.3.2  拉普拉斯演算法與HDL之間的映射
  27.4  圖像處理系統的整體構建
  27.5  圖像處理系統軟體設計
    27.5.1  Ubuntu桌面系統的構建
    27.5.2  Qt圖像處理程序的開發
  27.6  嵌入式圖像處理系統測試
第28章  在Zynq-7000SoC上構建和實現Python應用
  28.1  設計所需的硬體和軟體環境
  28.2  構建PetaLinux開發環境
    28.2.1  PetaLinux開發環境概述
    28.2.2  安裝32位庫
    28.2.3  安裝並測試TFTP伺服器
    28.2.4  下載並安裝PetaLinux
  28.3  構建嵌入式硬體系統
    28.3.1  下載並安裝VivadoIDE
    28.3.2  添加板級支持包文件
    28.3.3  建立新的Vivado工程
    28.3.4  構建硬體系統

  28.4  構建嵌入式Python開發環境
  28.5  構建PC端Python開發環境
  28.6  伺服器和客戶端Python的開發
    28.6.1  伺服器Python的開發
    28.6.2  客戶端Python的開發
  28.7  設計驗證
    28.7.1  啟動伺服器程序
    28.7.2  啟動客戶端程序
第29章  手寫體識別模型訓練與推理一體化設計和實現
  29.1  卷積神經網路訓練和推理過程概述
  29.2  卷積神經網路前向推理與反向傳播的原理
    29.2.1  卷積層的前向推理與反向傳播的原理
    29.2.2  池化層的前向推理與反向傳播的原理
    29.2.3  全連接層的前向推理與反向傳播的原理
    29.2.4  激活函數層的前向推理與反向傳播原理
  29.3  卷積神經網路參數更新原理
    29.3.1  損失函數
    29.3.2  學習率與網路參數更新
  29.4  卷積神經網路訓練與推理加速器IP核的設計方法
    29.4.1  IP核子模塊的設計
    29.4.2  IP核數據流與映射的實現
  29.5  卷積神經網路訓練與推理加速器IP核的實現
    29.5.1  創建新的HLS工程
    29.5.2  添加C語言設計代碼
    29.5.3  執行高級綜合
  29.6  構建完整的硬體系統
    29.6.1  創建新的Vivado設計工程
    29.6.2  建立新的處理器系統設計
    29.6.3  生成頂層HDL並導出設計到SDK
  29.7  創建Jupyter工程並測試
第30章  基於KR260開發平台的人體姿態識別的軟體實現
  30.1  Ubuntu操作系統鏡像製作
  30.2  Ubuntu操作系統的運行
  30.3  PYNQ框架的安裝
  30.4  JupyterNotebook的登錄
  30.5  姿態識別代碼的執行

    6.1.2  高速緩存的優勢和問題
    6.1.3  存儲器的層次
    6.1.4  高速緩存的結構
    6.1.5  緩存策略
    6.1.6  寫和取緩衝區
    6.1.7  緩存性能和命中速度
    6.1.8  無效和清除緩存
    6.1.9  一致性點和統一性點
    6.1.10  Zynq-7000SoC中的Cortex-A9L1高速緩存的特性
  6.2  存儲器訪問順序
    6.2.1  普通、設備和強順序存儲器模型
    6.2.2  存儲器屬性
    6.2.3  存儲器屏障
  6.3  存儲器管理單元
    6.3.1  MMU功能描述
    6.3.2  虛擬存儲器
    6.3.3  轉換表
    6.3.4  頁表入口域的描述
    6.3.5  TLB的構成
    6.3.6  存儲器訪問順序
  6.4  偵聽控制單元
    6.4.1  地址過濾
    6.4.2  SCU主設備埠
  6.5  L2高速緩存
    6.5.1  互斥L2-L1高速緩存配置
    6.5.2  高速緩存替換策略
    6.5.3  高速緩存鎖定
    6.5.4  使能/禁止L2高速緩存控制器
    6.5.5  RAM訪問延遲控制
    6.5.6  保存緩衝區操作
    6.5.7  Cortex-A9處理器和L2高速緩存控制器之間的優化
    6.5.8  預取操作
    6.5.9  編程模型
  6.6  片上存儲器
    6.6.1  片上存儲器概述
    6.6.2  片上存儲器的功能
  6.7  系統地址空間分配
    6.7.1  地址映射
    6.7.2  系統匯流排主設備
    6.7.3  I/O外設
    6.7.4  SMC存儲器
    6.7.5  SLCR
    6.7.6  PS系統寄存器
    6.7.7  CPU私有寄存器
第7章  Zynq-7000SoC的Vivado基本設計流程
  7.1  創建新的工程
  7.2  使用IP集成器創建處理器系統
  7.3  生成頂層HDL並導出設計到SDK
  7.4  創建應用測試程序
  7.5  設計驗證

    7.5.1  驗證前的硬體平台準備
    7.5.2  設計驗證的具體實現
  7.6  SDK調試工具的使用
    7.6.1  打開前面的設計工程
    7.6.2  導入工程到SDK
    7.6.3  建立新的存儲器測試工程
    7.6.4  運行存儲器測試工程
    7.6.5  調試存儲器測試工程
  7.7  SDK性能分析工具
第8章  Zynq-7000SoCGPIO原理和控制實現
  8.1  GPIO模塊的原理
    8.1.1  GPIO介面及其功能
    8.1.2  GPIO編程流程
    8.1.3  I/O介面
    8.1.4  部分寄存器說明
    8.1.5  底層讀/寫函數說明
    8.1.6  GPIO的API函數說明
  8.2  Vivado集成開發環境下MIO讀/寫控制的實現
    8.2.1  調用底層讀/寫函數編寫GPIO應用程序
    8.2.2  調用API函數編寫GPIO應用程序
  8.3  Vivado集成開發環境下EMIO讀/寫控制的實現
    8.3.1  調用底層讀/寫函數編寫GPIO應用程序
    8.3.2  調用API函數編寫GPIO應用程序
第9章  Cortex-A9異常與中斷原理和實現
  9.1  異常原理
    9.1.1  異常類型
    9.1.2  異常處理
    9.1.3  其他異常句柄
    9.1.4  Linux異常程序流
  9.2  中斷原理
    9.2.1  外部中斷請求
    9.2.2  Zynq-7000SoC內的中斷環境
    9.2.3  中斷控制器的功能
  9.3  Vivado集成開發環境下中斷系統的實現
    9.3.1  Cortex-A9處理器中斷及異常的初始化流程
    9.3.2  Cortex-A9處理器的GPIO控制器的初始化流程
    9.3.3  導出硬體設計到SDK
    9.3.4  創建新的應用工程
    9.3.5  運行應用工程
第10章  Cortex-A9定時器原理和控制實現
  10.1  定時器的系統結構
    10.1.1  CPU私有定時器和看門狗定時器
    10.1.2  全局定時器/計數器
    10.1.3  系統級看門狗定時器
    10.1.4  3重定時器/計數器
    10.1.5  I/O信號
  10.2  Vivado集成開發環境下定時器的控制實現
    10.2.1  打開前面的設計工程
    10.2.2  創建SDK軟體工程
    10.2.3  運行軟體應用工程

第11章  Cortex-A9DMA控制器原理和實現
  11.1  DMA控制器的結構
  11.2  DMA控制器的功能
    11.2.1  考慮AXI交易的因素
    11.2.2  DMA管理器
    11.2.3  多通道數據FIFO（MFIFO）
    11.2.4  存儲器—存儲器交易
    11.2.5  PL外設AXI交易
    11.2.6  PL外設請求介面
    11.2.7  PL外設長度管理
    11.2.8  DMAC的長度管理
    11.2.9  事件和中斷
    11.2.10  異常終止
    11.2.11  安全性
    11.2.12  IP配置選項
  11.3  DMA控制器編程指南
    11.3.1  啟動控制器
    11.3.2  執行DMA傳輸
    11.3.3  中斷服務常式
    11.3.4  寄存器描述
  11.4  DMA引擎編程指南
    11.4.1  寫微代碼編程用於AXI交易的CCRx
    11.4.2  存儲器到存儲器的傳輸
    11.4.3  PL外設DMA傳輸長度管理
    11.4.4  使用一個事件重新啟動DMA通道
    11.4.5  中斷一個處理器
    11.4.6  指令集參考
  11.5  編程限制
  11.6  系統功能之控制器複位配置
  11.7  I/O介面
    11.7.1  AXI主介面
    11.7.2  外設請求介面
  11.8  Vivado集成開發環境下DMA傳輸的實現
    11.8.1  DMA控制器初始化流程
    11.8.2  中斷控制器初始化流程
    11.8.3  中斷服務句柄處理流程
    11.8.4  導出硬體設計到SDK
    11.8.5  創建新的應用工程
    11.8.6  運行軟體應用工程
第12章  Cortex-A9安全性擴展
  12.1  TrustZone硬體架構
    12.1.1  多核系統的安全性擴展
    12.1.2  非安全世界和安全世界的交互
  12.2  Zynq-7000SoCAPU內的TrustZone
    12.2.1  CPU安全過渡
    12.2.2  CP15寄存器訪問控制
    12.2.3  MMU安全性
    12.2.4  L1高速緩存安全性
    12.2.5  安全異常控制
    12.2.6  CPU調試TrustZone訪問控制

    12.2.7  SCU寄存器訪問控制
    12.2.8  L2高速緩存中的TrustZone支持
第13章  Cortex-A9NEON原理和實現
  13.1  SIMD
  13.2  NEON架構
    13.2.1  與VFP的共性
    13.2.2  數據類型
    13.2.3  NEON寄存器
    13.2.4  NEON指令集
  13.3  NEONC編譯器和彙編器
    13.3.1  向量化
    13.3.2  檢測NEON
  13.4  NEON優化庫
  13.5  SDK工具提供的優化選項
  13.6  NEON內聯函數
    13.6.1  NEON數據類型
    13.6.2  NEON內聯函數的用法
  13.7  優化NEON彙編器代碼
  13.8  提高存儲器訪問效率
  13.9  自動向量化實現
    13.9.1  導出硬體設計到SDK
    13.9.2  創建新的應用工程
    13.9.3  運行軟體應用工程
  13.10  NEON彙編代碼實現
    13.10.1  導出硬體設計到SDK
    13.10.2  創建新的應用工程
    13.10.3  運行軟體應用工程
第14章  Zynq-7000SoC的PL資源
  14.1  PL資源概述
  14.2  PL資源的功能
    14.2.1  CLB、切片和LUT
    14.2.2  時鐘管理
    14.2.3  塊RAM
    14.2.4  數字信號處理-DSP切片
    14.2.5  I/O
    14.2.6  低功耗串列收發器
    14.2.7  PCI-E模塊
    14.2.8  XADC
    14.2.9  配置
第15章  Zynq-7000SoC的互聯結構
  15.1  系統互聯架構
    15.1.1  互聯模塊及其功能
    15.1.2  數據路徑
    15.1.3  時鐘域
    15.1.4  連接性
    15.1.5  AXIID
    15.1.6  GPV寄存器概述
  15.2  服務質量
    15.2.1  基本仲裁
    15.2.2  高級QoS

    15.2.3  DDR埠仲裁
  15.3  AXI_HP介面
    15.3.1  AXI_HP介面的結構及特點
    15.3.2  介面數據寬度
    15.3.3  交易類型
    15.3.4  命令交替和重新排序
    15.3.5  性能優化總結
  15.4  AXI_ACP介面
  15.5  AXI_GP介面
  15.6  AXI信號總結
  15.7  PL介面選擇
    15.7.1  使用通用主設備埠的Cortex-A9處理器
    15.7.2  使用通用主設備的PSDMA控制器
    15.7.3  使用高性能介面的PLDMA
    15.7.4  使用AXIACP的PLDMA
    15.7.5  使用通用AXI從（GP）的PLDMA
第16章  在Zynq-7000SoC內定製簡單AXI-LiteIP
  16.1  設計原理
  16.2  定製AXI-LiteIP
    16.2.1  創建定製IP模板
    16.2.2  修改定製IP模板
    16.2.3  使用IP封裝器封裝外設
  16.3  打開並添加IP到設計中
    16.3.1  打開工程和修改設置
    16.3.2  添加定製IP到設計
    16.3.3  添加XDC約束文件
  16.4  導出硬體到SDK
  16.5  建立和驗證軟體應用工程
    16.5.1  建立應用工程
    16.5.2  下載硬體比特流文件到FPGA
    16.5.3  運行應用工程
第17章  在Zynq-7000SoC內定製複雜AXI-LiteIP
  17.1  設計原理
    17.1.1  VGAIP核的設計原理
    17.1.2  移位寄存器IP核的設計原理
  17.2  定製VGAIP核
    17.2.1  創建定製VGAIP模板
    17.2.2  修改定製VGAIP模板
    17.2.3  使用IP封裝器封裝VGAIP
  17.3  定製移位寄存器IP核
    17.3.1  創建定製SHIFTERIP模板
    17.3.2  修改定製SHIFTERIP模板
    17.3.3  使用IP封裝器封裝SHIFTERIP
  17.4  打開並添加IP到設計
    17.4.1  打開工程和修改設置
    17.4.2  添加定製IP到設計
    17.4.3  添加XDC約束文件
  17.5  導出硬體到SDK
  17.6  建立和驗證軟體工程
    17.6.1  建立應用工程

    17.6.2  下載硬體比特流文件到FPGA
    17.6.3  運行應用工程
第18章  Zynq-7000AXIHP數據傳輸原理和實現
  18.1  設計原理
  18.2  構建硬體系統
    18.2.1  打開工程和修改設置
    18.2.2  添加並連接AXIDMAIP核
    18.2.3  添加並連接FIFOIP核
    18.2.4  連接DMA中斷到PS
    18.2.5  驗證和建立設計
  18.3  建立和驗證軟體工程
    18.3.1  導出硬體到SDK
    18.3.2  創建軟體應用工程
    18.3.3  下載硬體比特流文件到FPGA
    18.3.4  運行應用工程
第19章  Zynq-7000ACP數據傳輸原理和實現
  19.1  設計原理
  19.2  打開前面的設計工程
  19.3  配置PS埠
  19.4  添加並連接IP到設計
    19.4.1  添加IP到設計
    19.4.2  系統連接
    19.4.3  分配地址空間
  19.5  使用SDK設計和實現應用工程
    19.5.1  創建新的軟體應用工程
    19.5.2  導入應用程序
    19.5.3  下載硬體比特流文件到FPGA
    19.5.4  運行應用工程
第20章  Zynq-7000SoC軟體與硬體協同調試原理和實現
  20.1  設計目標
  20.2  ILA核的原理
    20.2.1  ILA觸發器輸入邏輯
    20.2.2  多觸發器埠的使用
    20.2.3  使用觸發器和存儲限制條件
    20.2.4  ILA觸發器輸出邏輯
    20.2.5  ILA數據捕獲邏輯
    20.2.6  ILA控制與狀態邏輯
  20.3  VIO核的原理
  20.4  構建協同調試硬體系統
    20.4.1  創建新的設計工程
    20.4.2  添加定製IP
    20.4.3  添加ILA和VIO核
    20.4.4  標記和分配調試網路
  20.5  生成軟體工程
  20.6  S/H協同調試
第21章  Zynq-7000SoC啟動與配置原理和實現
  21.1  Zynq-7000SoC的啟動過程
  21.2  Zynq-7000SoC的啟動要求
    21.2.1  供電要求
    21.2.2  時鐘要求

    21.2.3  複位要求
    21.2.4  模式引腳
  21.3  Zynq-7000SoC內的BootROM
    21.3.1  BootROM的特性
    21.3.2  BootROM的頭部
    21.3.3  啟動設備
    21.3.4  BootROM多啟動和啟動分區查找機制
    21.3.5  調試狀態
    21.3.6  BootROM后狀態
  21.4  Zynq-7000SoC設備配置介面
    21.4.1  描述功能
    21.4.2  器件的配置流程
    21.4.3  配置PL
    21.4.4  寄存器概述
  21.5  生成SD卡鏡像文件並啟動
    21.5.1  SD卡與XC7Z020介面設計
    21.5.2  打開前面的設計工程
    21.5.3  創建第一級啟動引導
    21.5.4  創建SD卡啟動鏡像
    21.5.5  從SD卡啟動引導系統
  21.6  生成QSPIFlash鏡像並啟動
    21.6.1  QSPIFlash介面
    21.6.2  創建QSPIFlash鏡像
    21.6.3  從QSPIFlash啟動引導系統
  21.7  Cortex-A9雙核系統的配置和運行
    21.7.1  構建雙核硬體系統工程
    21.7.2  添加IP核
    21.7.3  導出硬體設計到SDK
    21.7.4  建立FSBL應用工程
    21.7.5  建立CPU0應用工程
    21.7.6  建立CPU1應用工程
    21.7.7  修改工程設置
    21.7.8  創建SD卡鏡像文件
    21.7.9  雙核硬體系統的運行和測試
第22章  Linux開發環境的構建
  22.1  構建虛擬機環境
  22.2  安裝和啟動Ubuntu16.04客戶機操作系統
    22.2.1  下載Ubuntu操作系統鏡像
    22.2.2  安裝Ubuntu操作系統
    22.2.3  設置共享文件夾
    22.2.4  更換鏡像下載源
  22.3  安裝FTP和配置FileZilla
    22.3.1  在Linux操作系統中安裝FTP
    22.3.2  在Windows操作系統中配置FileZilla
  22.4  安裝和啟動SSH和GIT組件
    22.4.1  安裝和啟動SSH組件
    22.4.2  安裝和啟動GIT組件
  22.5  安裝交叉編譯環境
    22.5.1  安裝32位支持工具包
    22.5.2  安裝Vivado設計套件

  22.6  安裝和配置Qt集成開發工具
    22.6.1  Qt集成開發工具的功能
    22.6.2  構建電腦平台Qt集成開發環境
    22.6.3  構建Arm平台Qt集成開發環境
第23章  Zynq-7000SoC內Ubuntu硬體運行環境的構建
  23.1  建立新的設計工程
  23.2  添加自定義IP核路徑
  23.3  構建完整的硬體系統
    23.3.1  創建塊設計
    23.3.2  添加和配置ZYNQ7IP核
    23.3.3  添加和配置VDMAIP核
    23.3.4  添加和配置VideoTimingControllerIP核
    23.3.5  添加和配置AXI4-StreamtoVideoOutIP核
    23.3.6  添加和配置HDMIIP核
    23.3.7  添加和配置DynamicClockGeneratorIP核
    23.3.8  添加和配置RGB2BGRIP核
    23.3.9  添加和配置DVI_TransmitterIP核
    23.3.10  添加和配置ConcatIP核
    23.3.11  連接IP核
  23.4  設計有效性檢查
  23.5  添加設計約束文件
  23.6  導出硬體設計到SDK
第24章  Zynq-7000SoC內Ubuntu軟體運行環境的構建
  24.1  u-boot的原理和實現
    24.1.1  下載u-boot源碼
    24.1.2  u-boot文件結構
    24.1.3  u-boot的工作模式
    24.1.4  修改u-boot啟動配置和編譯u-boot
    24.1.5  SDK生成BOOT.bin文件及設備樹
  24.2  內核的結構和編譯過程
    24.2.1  內核的結構
    24.2.2  下載Linux內核源碼
    24.2.3  內核版本
    24.2.4  內核系統配置
    24.2.5  Bootloader的啟動過程
    24.2.6  Linux內核的啟動過程
    24.2.7  添加驅動源碼文件
    24.2.8  修改內核配置文件
    24.2.9  編譯內核
  24.3  設備樹的原理和實現
    24.3.1  設備樹概述
    24.3.2  設備樹的數據格式
    24.3.3  設備樹的修改
    24.3.4  設備樹的編譯
  24.4  創建新的SD卡分區
  24.5  複製boot分區的文件
  24.6  文件系統的下載和驗證
    24.6.1  文件系統的下載
    24.6.2  文件系統的驗證
  24.7  MATE桌面的安裝

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