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EDA原理及Verilog HDL實現(從晶體管門電路到高雲FPGA的數字系統設計高等學校電子信息類專業系列教材)

  • 作者：編者:何賓|責編:劉星
  • 出版社：清華大學
  • ISBN：9787302657514
  • 出版日期：2024/04/01
  • 裝幀：平裝
  • 頁數：362
人民幣：RMB 79 元      售價：元
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內容大鋼
    本書以廣東高雲半導體科技股份有限公司（簡稱高雲半導體）的GW1N系列FPGA器件和高云云源軟體為設計平台，根據「EDA原理及應用」課程的教學要求及作者多年的教學經驗，將本科傳統的「數字電子技術（數字邏輯）」課程與「複雜數字系統設計」課程相融合，遵循循序漸進、由淺人深的原則，內容涵蓋晶體管，門電路，數字邏輯理論，組合邏輯和時序邏輯電路，可編程邏輯器件工藝和結構，高云云源軟體的下載、安裝和設計流程，Verilog HDL基礎內容及複雜數字系統設計。為了方便教師的教學和學生的自學，書中給出了大量的設計實例，並配套了教學資源。
    本書可作為本科生和研究生學習數字系統設計相關課程的教材，也可作為從事高雲FPGA設計的工程技術人員的人入門參考書。
作者介紹
編者:何賓|責編:劉星
    何賓，國內知名的嵌入式系統和電子信息技術專家，長期從事嵌入式系統和信號處理方面的教學和科研工作。與包括意法半導體在內的全球多家知名的半導體廠商和EDA工具廠商大學計劃部門保持密切合作。已經出版電子信息方面的著作近80部，內容涵蓋電路模擬、電路設計、可編程邏輯器件、單片機、嵌入式系統等。典型的代表作有《STC單片機原理及應用》《EDA原理及Verilog HDL實現》《ARM Cortex-M0全可編程SoC原理及實現》《Altium Designer 15.0電路模擬、設計、驗證與工藝實現權威指南》《Xilinx FPGA數字信號處理權威指南》等。
目錄
第1章  數字邏輯基礎（視頻講解：423分鐘，16集）
  1.1  開關係統
    1.1.1  0和1的概念
    1.1.2  開關係統的優勢
    1.1.3  晶體管作為開關
    1.1.4  半導體物理器件
    1.1.5  半導體邏輯電路
    1.1.6  邏輯門與邏輯關係描述
    1.1.7  邏輯電路符號描述
  1.2  TTL和CMOS邏輯門傳輸特性分析
    1.2.1  SPICE電路模擬工具
    1.2.2  TTL邏輯門傳輸特性參數
    1.2.3  TTL邏輯電平傳輸特性分析
    1.2.4  TTL延遲傳輸特性分析
    1.2.5  CMOS邏輯門傳輸特性參數
    1.2.6  CMOS邏輯電平傳輸特性分析
    1.2.7  CMOS延遲傳輸特性分析
  1.3  邏輯代數理論
    1.3.1  邏輯代數中的運算關係
    1.3.2  邏輯函數表達式
  1.4  邏輯表達式的化簡
    1.4.1  使用運算律化簡邏輯表達式
    1.4.2  使用卡諾圖化簡邏輯表達式
    1.4.3  不完全指定邏輯功能的化簡
  1.5  毛刺產生及消除
  1.6  數字碼製表示和轉換
    1.6.1  碼制和數字表示
    1.6.2  二進位數轉換為八/十六進位數
    1.6.3  十進位數轉換為二進位數
第2章  邏輯電路基礎（視頻講解：319分鐘，12集）
  2.1  組合邏輯電路
    2.1.1  編碼器
    2.1.2  解碼器
    2.1.3  碼轉換器
    2.1.4  數據選擇器
    2.1.5  數據比較器
    2.1.6  加法器
    2.1.7  減法器
    2.1.8  加法器/減法器
    2.1.9  乘法器
  2.2  時序邏輯電路
    2.2.1  時序邏輯電路特點
    2.2.2  基本SR鎖存器
    2.2.3  同步SR鎖存器
    2.2.4  D鎖存器
    2.2.5  D觸發器
    2.2.6  普通寄存器
    2.2.7  移位寄存器
  2.3  有限自動狀態機
    2.3.1  有限自動狀態機原理

    2.3.2  狀態圖表示及實現
    2.3.3  三位計數器
  2.4  存儲器的原理
    2.4.1  靜態隨機訪問存儲器的原理
    2.4.2  動態隨機訪問存儲器的原理
    2.4.3  Flash存儲器的原理
第3章  可編程邏輯器件工藝和結構（視頻講解：139分鐘，7集）
  3.1  可編程邏輯器件的發展歷史
  3.2  可編程邏輯器件典型工藝
  3.3  簡單可編程邏輯器件結構
    3.3.1  PROM原理及結構
    3.3.2  PAL原理及結構
    3.3.3  PLA原理及結構
  3.4  CPLD原理及結構
    3.4.1  功能塊
    3.4.2  宏單元
    3.4.3  快速連接矩陣
    3.4.4  輸入/輸出塊
  3.5  FPGA原理及結構
    3.5.1  FPGA的基本原理
    3.5.2  高雲FPGA的結構
    3.5.3  可配置單元
    3.5.4  塊靜態隨機訪問存儲器
    3.5.5  時鐘資源
    3.5.6  輸入/輸出塊
    3.5.7  數字信號處理模塊
  3.6  高雲FPGA產品類型和功能
    3.6.1  小蜜蜂家族FPGA產品
    3.6.2  晨熙家族FPGA產品
    3.6.3  Arora V家族FPGA產品
第4章  高云云源軟體的下載、安裝和設計流程（視頻講解：219分鐘，8集）
  4.1  高云云源軟體的下載
  4.2  高云云源軟體的安裝
  4.3  高云云源軟體的授權
  4.4  模擬庫的安裝
    4.4.1  功能模擬庫的安裝
    4.4.2  時序模擬庫的安裝
  4.5  FPGA的設計流程
    4.5.1  建立新的設計工程
    4.5.2  創建新的設計文件
    4.5.3  查看RTL網表
    4.5.4  RTI。的功能模擬
    4.5.5  設計綜合
    4.5.6  綜合后的功能模擬
    4.5.7  添加約束文件
    4.5.8  布局和布線
    4.5.9  布局和布線后模擬
    4.5.10  下載比特流
    4.5.11  編程內部Flash存儲器
第5章  Verilog HDL基礎內容（視頻講解：672分鐘，29集）

  5.1  Verilog HDL程序結構
    5.1.1  模塊聲明
    5.1.2  模塊埠定義
    5.1.3  邏輯功能定義
    5.1.4  設計實例一：Vetilog HDL結構框架的設計與實現
  5.2  Verilog HDL要素
    5.2.1  註釋
    5.2.2  間隔符
    5.2.3  標識符
    5.2.4  關鍵字
    5.2.5  系統任務和函數
    5.2.6  編譯器命令
    5.2.7  運算符
    5.2.8  數字
    5.2.9  字元串
    5.2.10  屬性
  5.2  .?設計實例二：有符號加法器的設計與驗證
  5.3  Verilog HDL數據類型
    5.3.1  值的集合
    5.3.2  網路和變數
    5.3.3  向量
    5.3.4  強度
    5.3.5  隱含聲明
    5.3.6  網路類型
    5.3.7  reg類型
    5.3.8  整數、實數、時間和實時時間
    5.3.9  數組
    5.3.10  參數
    5.3.11  Verilog HDL名字空間
    5.3.12  設計實例三：可變寬度乘法器的設計和實現
  5.4  Vetilog HDL表達式
    5.4.1  操作符
    5.4.2  操作數
    5.4.3  延遲表達式
    5.4.4  表達式的位寬
    5.4.5  有符號表達式
    5.4.6  分配和截斷
  5.5  Verilog HDL分配
    5.5.1  連續分配
    5.5.2  過程分配
  5.6  Verilog HDL門級描述
    5.6.1  門聲明
    5.6.2  邏輯門
    5.6.3  輸出門
    5.6.4  三態門
    5.6.5  上拉和下拉源
  5.7  Verilog HDL行為建模語句
    5.7.1  行為模型概述
    5.7.2  過程語句
    5.7.3  過程連續分配

    5.7.4  條件語句
    5.7.5  casff-語句
    5.7.6  循環語句
    5.7.7  過程時序控制
    5.7.8  塊語句
    5.7.9  結構化的過程
    5.7.10  設計實例四：同步和非同步複位D觸發器的設計與實現
    5.7.11  設計實例五：軟體演算法的硬體實現與驗證
  5.8  Velilog HDL任務和函數
    5.8.1  任務和函數的區別
    5.8.2  任務和任務使能
    5.8.3  禁止命名的塊和任務
    5.8.4  函數和函數調用
  5.9  Velilog HDL層次化結構
    5.9.1  模塊例化
    5.9.2  覆蓋模塊參數值
    5.9.3  埠
    5.9.4  生成結構
    5.9.5  層次化的名字
    5.9.6  向上名字引用
    5.9.7  範圍規則
    5.9.8  設計實例六：N位串列進位加法器的設計與實現
  5.10  系統任務和函數
    5.10.1  顯示系統任務
    5.10.2  文件輸入/輸出系統任務和函數
    5.10.3  時間標度系統任務
    5.10.4  模擬控制任務
    5.10.5  隨機分析任務
    5.10.6  模擬時間函數
    5.10.7  轉換函數
    5.10.8  概率分佈函數
    5.10.9  命令行輸入
    5.10.10  數學函數
    5.10.11  設計實例七：只讀存儲器初始化和讀操作的實現
  5.11  Verilog HDL編譯器命令
    5.11.1  celldefine和endeelldefine
    5.11.2  default-neltype
    5.11.3  define和、undef
    5.11.4  ifdef、else、elsif、endif和、ifndef
    5.11.5  include
    5.11.6  resetall
    5.11.7  line
    5.11.8  timescale
    5.11.9  unconnected drive和、nouneonnec-ted drive
    5.11.10  pragma
    5.11.11  begin-keywords和、end-leyword
第6章  基本數字邏輯單元Verilog HDL描述（視頻講解：198分鐘，9集）
  6.1  組合邏輯電路的Verilog HDL描述
    6.1.1  編碼器的Verilog HDL描述
    6.1.2  解碼器的Verilog HDL描述

    6.1.3  多路選擇器的Verilog HDL描述
    6.1.4  數字比較器的Verilog HDL描述
    6.1.5  匯流排緩衝器的Verilog HDL描述
    6.1.6  算術邏輯單元的Verilog HDL描述
  6.2  時序邏輯電路的V HDL描述
    6.2.1  計數器的Verilog HDL描述
    6.2.2  移位寄存器的Verilog HDL描述
    6.2.3  脈衝寬度調製器的Verilog HDL描述
  6.3  有限狀態機的Vetilog HDL描述
    6.3.1  FSM設計原理
    6.3.2  FSM的應用——序列檢測器的實現
    6.3.3  FSM的應用——交通燈的實現
  6.4  演算法狀態機Verilog HDL描述
    6.4.1  演算法狀態機原理
    6.4.2  ASM到verilog HDL的轉換
第7章  複雜數字系統設計（視頻講解：230分鐘，9集）
  7.1  設計實例一：呼吸流水燈的設計與實現
    7.1.1  時鐘和複位電路的原理
    7.1.2  創建工程並添加文件
  7.2  設計實例二：可調數字鍾的設計與實現
    7.2.1  七段數碼管驅動原理
    7.2.2  按鍵驅動原理
    7.2.3  創建工程並添加文件
  7.3  設計實例三：非同步串列通信的設計與實現
    7.3.1  非同步串列通信的原理
    7.3.2  藍牙模塊介面電路
    7.3.3  創建工程並添加文件
    7.3.4  藍牙調試助手丁具
  7.4  設計實例四：圖片動態顯示的設計與實現
    7.4.1  顯示器結構和時序
    7.4.2  顯示器介面電路
    7.4.3  讀取圖片像素信息
    7.4.4  創建工程並添加文件
  7.5  設計實例五：信號發生器的設計與實現
    7.5.1  數模轉換器工作原理
    7.5.2  函數信號實現原理
    7.5.3  創建工程並添加文件

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