Xilinx FPGA權威設計指南(基於Vivado2023設計套件2023版)/電子系統EDA新技術叢書

作者：編者:何賓|責編:張迪
出版社：電子工業
ISBN：9787121475160

出版日期：2024/04/01
裝幀：平裝
頁數：618

人民幣：RMB 198 元售價：元

內容大鋼

本書全面系統地介紹了基於Xilinx新一代集成開發環境Vivado 2023的FPGA設計方法、設計流程和具體實現。全書共11章，內容包括Xilinx新一代UltraScale+架構FPGA、Vivado設計套件導論、Vivado工程模式基本設計實現、Vivado非工程模式基本設計實現、Vivado創建和封裝用戶IP核流程、Vivado時序和物理約束原理及實現、Vivado調試工具原理及實現、Vivado動態功能交換原理及實現、Vitis HLS原理詳解、Vitis HLS實現過程詳解，以及HDMI顯示屏驅動原理和實現
本書可作為使用Xilinx集成開發環境Vivado進行FPGA設計的工程技術人員的參考書，也可作為電子信息類專業高年級本科生和研究生的教學和科研用書，還可作為Xilinx公司Vivado相關培訓的培訓教材。

作者介紹

編者:何賓|責編:張迪
何賓，北京化工大學教師，國內知名的嵌入式系統和電子信息技術專家，長期從事嵌入式系統和信號處理方面的教學和科研工作。與包括意法半導體在內的全球多家知名的半導體廠商和EDA工具廠商大學計劃部門保持密切合作。已經出版電子信息方面的著作近80部，內容涵蓋電路模擬、電路設計、可編程邏輯器件、單片機、嵌入式系統等。典型的代表作有《STC單片機原理及應用》《EDA原理及Verilog HDL實現》《ARM Cortex-M0全可編程SoC原理及實現》《Altium Designer 15.0電路模擬、設計、驗證與工藝實現權威指南》《Xilinx FPGA數字信號處理權威指南》等。

第1章  Xilinx新一代UltraScale+架構FPGA
  1.1  UltraScale+結構特點
    1.1.1  Artix UltraScale+ FPGA系列
    1.1.2  Kintex UltraScale+ FPGA系列
    1.1.3  Virtex UltraScale+ FPGA系列
  1.2  可配置邏輯塊
    1.2.1  查找表功能和配置
    1.2.2  多路復用器
    1.2.3  進位邏輯
    1.2.4  存儲元件
    1.2.5  分散式RAM（只有SLICEM）
    1.2.6  只讀存儲器（ROM）
    1.2.7  移位寄存器（只有SLICEM）
  1.3  時鐘資源和時鐘管理模塊
    1.3.1  時鐘架構概述
    1.3.2  時鐘布線資源概述
    1.3.3  CMT概述
    1.3.4  時鐘資源
    1.3.5  時鐘管理模塊
  1.4  存儲器資源
    1.4.1  BRAM資源
    1.4.2  UltraRAM資源
  1.5  專用的DSP模塊
  1.6  SelectIO資源
    1.6.1  SelectIO介面資源
    1.6.2  SelectIO介面通用指南
    1.6.3  SelectIO介面邏輯資源
    1.6.4  高密度I/O組
  1.7  高速串列收發器
    1.7.1  GTH和GTY收發器
    1.7.2  GTM收發器
  1.8  系統監控器模塊
  1.9  互聯資源
  1.10  配置模塊
    1.10.1  配置模式概述
    1.10.2  JTAG連接
    1.10.3  保護比特流
  1.11  參考資料
第2章  Vivado設計套件導論
  2.1  Vivado設計套件框架
    2.1.1  Vivado設計套件功能
    2.1.2  Vivado設計套件支持的工業標準
    2.1.3  Vivado對第三方工具的支持
  2.2  Vivado系統級設計流程
  2.3  Vivado兩種設計流程模式
    2.3.1  工程模式
    2.3.2  非工程模式
    2.3.3  兩種模式不同點比較
    2.3.4  兩種模式命令的區別
  2.4  Vivado中電路結構的網表描述

  2.5  Vivado中工程數據的目錄結構
  2.6  Vivado中Journal文件和Log文件功能
    2.6.1  Journal文件（Vivado.jou）
    2.6.2  Log文件（Vivado.log）
  2.7  Vivado中XDC文件
    2.7.1  XDC的特性
    2.7.2  XDC與UCF區別
    2.7.3  約束文件的使用方法
    2.7.4  約束順序
    2.7.5  XDC命令
  2.8  Vivado IDE的啟動方法
  2.9  Vivado IDE主界面
    2.9.1  Quick Start分組
    2.9.2  Tasks分組
    2.9.3  Learning Center分組
  2.10  Vivado IDE工程界面及功能
    2.10.1  流程處理主界面及功能
    2.10.2  Sources窗口及功能
    2.10.3  工程總結窗口
    2.10.4  運行設計的交互窗口
  2.11  Vivado支持的屬性
第3章  Vivado工程模式基本設計實現
  3.1  創建新的設計工程
  3.2  修改工程屬性
    3.2.1  修改目標語言設置
    3.2.2  General設置參數含義
  3.3  創建並添加一個新的設計文件
  3.4  設計RTL分析
    3.4.1  運行Linter
    3.4.2  詳細描述的實現
    3.4.3  運行方法檢查
    3.4.4  報告DRC
    3.4.5  報告雜訊
    3.4.6  生成HDL例化模板
  3.5  行為級模擬
    3.5.1  模擬功能概述
    3.5.2  編譯模擬庫（可選）
    3.5.3  行為級模擬的實現
    3.5.4  模擬器界面的功能
  3.6  設計綜合和分析
    3.6.1  綜合的概念和特性
    3.6.2  設計綜合選項
    3.6.3  執行設計綜合
    3.6.4  打開綜合后的設計
    3.6.5  打開綜合后的原理圖
    3.6.6  查看綜合報告
    3.6.7  添加其他報告
    3.6.8  創建新的運行
  3.7  綜合后的模擬
  3.8  創建實現約束

    3.8.1  實現約束的原理
    3.8.2  I/O規劃工具
    3.8.3  添加引腳約束
    3.8.4  添加時序約束
  3.9  設計實現和分析
    3.9.1  設計實現原理
    3.9.2  設計實現設置
    3.9.3  設計實現及分析
    3.9.4  靜態時序分析
  3.10  布局布線后時序模擬
  3.11  生成編程文件
    3.11.1  配置器件屬性
    3.11.2  修改生成編程文件選項
    3.11.3  執行生成可編程文件
  3.12  下載比特流文件到FPGA
  3.13  生成並燒寫PROM文件
第4章  Vivado非工程模式基本設計實現
  4.1  非工程模式基本命令和功能
    4.1.1  非工程模式基本命令列表
    4.1.2  典型Tcl腳本的使用
  4.2  Vivado集成開發環境分析設計
    4.2.1  啟動Vivado集成開發環境
    4.2.2  打開設計檢查點的方法
  4.3  修改設計路徑
  4.4  設置設計輸出路徑
  4.5  讀取設計文件
  4.6  運行設計綜合
  4.7  運行設計布局
  4.8  運行設計布線
  4.9  生成比特流文件
  4.10  下載比特流文件
第5章  Vivado創建和封裝用戶IP核流程
  5.1  Vivado IP設計方法
    5.1.1  Vivado IP設計流程
    5.1.2  IP核術語
  5.2  創建並封裝包含源文件的IP
    5.2.1  創建新的用於創建IP的工程
    5.2.2  設置定製IP的庫名和目錄
    5.2.3  封裝定製IP的實現
  5.3  調用並驗證包含源文件的IP設計
    5.3.1  創建新的用於調用IP的工程
    5.3.2  設置包含調用IP的路徑
    5.3.3  創建基於IP的系統
    5.3.4  執行行為級模擬
    5.3.5  系統設計綜合
    5.3.6  系統實現和驗證
  5.4  創建並封裝不包含源文件的IP
    5.4.1  創建網表文件
    5.4.2  創建新的設計工程
    5.4.3  設置定製IP的庫名和目錄

    5.4.4  封裝定製IP的實現
  5.5  調用並驗證不包含源文件的IP設計
    5.5.1  創建新的用於調用IP的工程
    5.5.2  設置包含調用IP的路徑
    5.5.3  創建基於IP的系統
    5.5.4  系統設計綜合
第6章  Vivado時序和物理約束原理及實現
  6.1  時序檢查的概念
    6.1.1  基本術語
    6.1.2  時序路徑
    6.1.3  建立和保持鬆弛
    6.1.4  時序分析關鍵概念
  6.2  定義時鐘
    6.2.1  關於時鐘
    6.2.2  基本時鐘
    6.2.3  虛擬時鐘
    6.2.4  生成時鐘
    6.2.5  時鐘組
    6.2.6  時鐘延遲、抖動和不確定性
  6.3  I/O延遲約束
    6.3.1  輸入延遲
    6.3.2  輸出延遲
  6.4  時序例外
    6.4.1  多周期路徑
    6.4.2  假路徑
    6.4.3  最大和最小延遲
    6.4.4  Case分析
    6.4.5  禁止時序弧
  6.5  CDC約束
    6.5.1  關於匯流排偏移約束
    6.5.2  set_bus_skew命令的語法
  6.6  物理約束原理
    6.6.1  關於布局約束
    6.6.2  網表約束
    6.6.3  布局約束原理
    6.6.4  布線約束原理
  6.7  配置約束
  6.8  定義相對布局的宏
    6.8.1  定義設計元素集
    6.8.2  創建宏
    6.8.3  單元分配到RPM集
    6.8.4  分配相對位置
    6.8.5  分配固定位置到RPM
  6.9  布局約束實現
    6.9.1  修改綜合屬性
    6.9.2  布局約束方法
  6.10  布線約束實現
    6.10.1  手工布線
    6.10.2  進入分配布線模式
    6.10.3  分配布線節點

    6.10.4  取消分配布線節點
    6.10.5  完成並退出分配布線模式
    6.10.6  鎖定LUT負載上的單元輸入
    6.10.7  分支布線
    6.10.8  直接約束布線
  6.11  修改邏輯實現
  6.12  增量編譯
    6.12.1  增量編譯流程
    6.12.2  運行增量布局和布線
    6.12.3  使用增量編譯
    6.12.4  增量編譯高級分析
第7章  Vivado調試工具原理和實現
  7.1  設計調試原理和方法
  7.2  創建新的調試設計
    7.2.1  創建新的FIFO調試工程
    7.2.2  添加FIFO IP到設計中
    7.2.3  添加頂層設計文件
    7.2.4  在頂層文件中添加設計代碼
    7.2.5  添加約束文件
  7.3  網表插入調試探測流程的實現
    7.3.1  網表插入調試探測流程的方法
    7.3.2  網表插入調試探測流程的實現
  7.4  添加HDL屬性調試探測流程的實現
  7.5  添加HDL例化調試核探測流程的實現
  7.6  VIO原理和應用
    7.6.1  設計原理
    7.6.2  添加VIO核
    7.6.3  生成比特流文件
    7.6.4  下載並調試設計
第8章  Vivado動態功能交換原理及實現
  8.1  動態功能交換導論
    8.1.1  動態功能交換介紹
    8.1.2  術語解釋
    8.1.3  設計考慮
    8.1.4  常見應用
    8.1.5  Vivado軟體流程
  8.2  基於工程的動態功能交換實現
    8.2.1  設計原理
    8.2.2  建立動態功能交換工程
    8.2.3  創建新的分區定義
    8.2.4  添加新的可重配置模塊
    8.2.5  設置不同的配置選項
    8.2.6  查看/修改分區的布局
    8.2.7  執行DRC
    8.2.8  實現第一個運行配置並生成比特流文件
    8.2.9  實現第二個運行配置並生成比特流文件
    8.2.10  實現第三個運行配置並生成比特流文件
    8.2.11  實現第四個運行配置並生成比特流文件
    8.2.12  下載不同運行配置的部分比特流
  8.3  基於非工程的動態功能交換實現

    8.3.1  查看腳本
    8.3.2  綜合設計
    8.3.3  實現第一個配置
    8.3.4  實現第二個配置
    8.3.5  驗證配置
    8.3.6  生成比特流
    8.3.7  部分重配置FPGA
  8.4  動態功能交換控制器的原理及應用
    8.4.1  動態功能交換控制器原理
    8.4.2  實現原理
    8.4.3  創建和配置新的設計
    8.4.4  添加和配置ILA核
    8.4.5  添加和配置DFXC核
    8.4.6  創建新的分區定義
    8.4.7  設置不同的配置選項
    8.4.8  定義分區的布局
    8.4.9  實現第一個運行配置並生成比特流文件
    8.4.10  實現第二個運行配置並生成比特流文件
    8.4.11  實現第三個運行配置並生成比特流文件
    8.4.12  創建應用工程
    8.4.13  創建啟動鏡像
    8.4.14  從SD卡啟動引導系統
第9章  Vitis HLS原理詳解
  9.1  高級綜合工具概述
    9.1.1  硬體實現演算法的優勢
    9.1.2  高級綜合工具的概述
    9.1.3  Vitis HLS工具的優勢
    9.1.4  從C中提取硬體結構
    9.1.5  從不同角度理解代碼
    9.1.6  吞吐量和性能定義
    9.1.7  FPGA編程的三種模式
  9.2  高級綜合工具調度和綁定
  9.3  HLS的抽象並行編程模型
    9.3.1  控制和數據驅動任務
    9.3.2  數據驅動任務級並行
    9.3.3  控制驅動任務級並行
    9.3.4  混合數據驅動和控制驅動模型
    9.3.5  小結
  9.4  函數
    9.4.1  函數內聯
    9.4.2  函數流水線
    9.4.3  函數例化
  9.5  循環
    9.5.1  循環流水線
    9.5.2  展開循環
    9.5.3  合併循環
    9.5.4  嵌套循環
    9.5.5  可變循環邊界
  9.6  數據類型
    9.6.1  標準類型

    9.6.2  複合類型
    9.6.3  任意精度類型
    9.6.4  指針
  9.7  數組
    9.7.1  數組的映射
    9.7.2  數組分割
    9.7.3  數組重組
  9.8  Vitis HLS優化技術
  9.9  介面及信號定義
    9.9.1  模塊級控制協議
    9.9.2  埠級協議
第10章  Vitis HLS實現過程詳解
  10.1  基於Vitis HLS實現組合邏輯
    10.1.1  修改Vitis HLS環境參數
    10.1.2  建立新的設計工程
    10.1.3  添加設計文件
    10.1.4  工具欄的功能
    10.1.5  流程導航器的功能
    10.1.6  執行高級綜合
    10.1.7  添加用戶命令優化設計
    10.1.8  打開調度查看器
    10.1.9  運行協同模擬
    10.1.10  查看RTL模擬結果
    10.1.11  運行實現
    10.1.12  導出RTL
  10.2  基於Vitis HLS實現時序邏輯
    10.2.1  創建新的設計工程
    10.2.2  添加設計文件
    10.2.3  添加用戶命令
    10.2.4  執行高級綜合
    10.2.5  打開調度查看器
    10.2.6  運行協同模擬
    10.2.7  查看RTL模擬結果
    10.2.8  運行實現
    10.2.9  導出RTL
  10.3  基於Vitis HLS實現矩陣相乘
    10.3.1  創建新的設計工程
    10.3.2  添加設計文件
    10.3.3  執行高級綜合
    10.3.4  打開調度查看器
    10.3.5  添加C++測試文件
    10.3.6  運行和調試C工程
    10.3.7  運行協同模擬
    10.3.8  查看RTL模擬結果
    10.3.9  添加用戶策略
    10.3.10  添加策略后的高級綜合
    10.3.11  查看RTL模擬結果
    10.3.12  比較設計結果
第11章  HDMI顯示屏驅動原理和實現
  11.1  HDMI的發展歷史

  11.2  HDMI視頻顯示介面定義
  11.3  HDMI鏈路結構
  11.4  HDMI鏈路時序要求
  11.5  HDMI編碼演算法
  11.6  HDMI並行編碼數據轉換原理及實現
    11.6.1  數據並行-串列轉換
    11.6.2  三態並行-串列轉換器
    11.6.3  OSERDESE2原語
    11.6.4  TMDS信號轉換模塊
    11.6.5  HDMI並行編碼數據轉換的實現
  11.7  系統整體設計結構

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