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從CPU到SoC的設計與實現(基於高云云源軟體和FPGA硬體平台廣東高雲半導體股份有限公司大學計劃參考教材)/電子系統EDA新技術叢書

  • 作者：編者:何賓//羅顯志|責編:張迪
  • 出版社：電子工業
  • ISBN：9787121462955
  • 出版日期：2024/03/01
  • 裝幀：平裝
  • 頁數：325
人民幣：RMB 79 元      售價：元
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內容大鋼
    本書首先對Verilog HDL的高階語法知識進行了詳細介紹，然後基於高雲半導體和西門子的雲源軟體和Modelsim軟體對加法器、減法器、乘法器、除法器和浮點運算器的設計進行了綜合和模擬，最後以全球經典的無內部互鎖流水級微處理器（MIPS）指令集架構（ISA）為基礎，詳細介紹了單周期MIPS系統的設計、多周期MIPS系統的設計，以及流水線MIPS系統的設計，並使用高雲半導體的雲源軟體和GAO在線邏輯分析工具對設計進行綜合和驗證，以驗證設計的正確性。
    本書共8章，主要內容包括Verilog HDL規範進階、加法器和減法器的設計和驗證、乘法器和除法器的設計和驗證、浮點運算器的設計和驗證、Codescape的下載安裝和使用指南、單周期MIPS系統的設計和驗證、多周期MIPS系統的設計和驗證，以及流水線MIPS系統的設計和驗證等內容。
    本書可作為高等學校電子信息類專業和電腦類專業學生學習CPU設計和SoC設計的參考教材，也可作為從事集成電路設計的工程師的參考用書。
作者介紹
編者:何賓//羅顯志|責編:張迪
    何賓，北京化工大學教師，國內知名的嵌入式系統和電子信息技術專家，長期從事嵌入式系統和信號處理方面的教學和科研工作。與包括意法半導體在內的全球多家知名的半導體廠商和EDA工具廠商大學計劃部門保持密切合作。已經出版電子信息方面的著作近80部，內容涵蓋電路模擬、電路設計、可編程邏輯器件、單片機、嵌入式系統等。典型的代表作有《STC單片機原理及應用》《EDA原理及Verilog HDL實現》《ARM Cortex-M0全可編程SoC原理及實現》《Altium Designer 15.0電路模擬、設計、驗證與工藝實現權威指南》《Xilinx FPGA數字信號處理權威指南》等。
目錄
第1章  Verilog HDL規範進階
  1.1  Verilog HDL用戶自定義原語
    1.1.1  UDP定義
    1.1.2  組合電路UDP
    1.1.3  電平敏感的時序UDP
    1.1.4  邊沿敏感的時序UDP
    1.1.5  時序UDP的初始化
    1.1.6  UDP實例
    1.1.7  邊沿和電平觸發的混合行為
  1.2  Verilog HDL指定塊
    1.2.1  模塊路徑聲明
    1.2.2  為路徑分配延遲
    1.2.3  混合模塊路徑延遲和分散式延遲
    1.2.4  驅動布邏輯
    1.2.5  脈衝過濾行為的詳細控制
  1.3  Verilog HDL時序檢查
    1.3.1  時序檢查概述
    1.3.2  使用穩定窗口的檢查時序
    1.3.3  時鐘和控制信號的時序檢查
    1.3.4  邊沿控制標識符
    1.3.5  提示符：用戶定義對時序衝突的響應
    1.3.6  使能帶有條件的時序檢查
    1.3.7  時序檢查中的矢量信號
    1.3.8  負時序檢查
  1.4  Verilog HDL SDF逆向註解
    1.4.1  SDF註解器
    1.4.2  映射SDF結構到Verilog
    1.4.3  多個註解
    1.4.4  多個SDF文件
    1.4.5  脈衝限制註解
    1.4.6  SDF到Verilog延遲值映射
  1.5  Verilog HDL的VCD文件
    1.5.1  Vivado創建四態VCD文件
    1.5.2  Verilog源創建四態VCD文件
    1.5.3  四態VCD文件格式
  1.6  編譯高雲FPGA模擬庫
    1.6.1  功能模擬庫的安裝
    1.6.2  時序模擬庫的安裝
第2章  加法器和減法器的設計和驗證
  2.1  加法器的設計
    2.1.1  一位半加器的實現
    2.1.2  一位全加器的實現
    2.1.3  串列進位加法器的實現
    2.1.4  串列進位加法器的驗證
    2.1.5  超前進位加法器的實現
    2.1.6  超前進位加法器的驗證
  2.2  減法器的設計
    2.2.1  一位半減器的實現
    2.2.2  一位全減器的實現
    2.2.3  負數的表示方法

    2.2.4  多位減法器的設計和驗證
  2.3  單個加法器實現加法和減法運算
    2.3.1  一位加法器/減法器的實現
    2.3.2  多位加法器/減法器的實現
    2.3.3  單個加法器的設計和驗證
第3章  乘法器和除法器的設計和驗證
  3.1  乘法器的設計和驗證
    3.1.1  基-2布斯演算法的設計
    3.1.2  基-2布斯演算法的驗證
    3.1.3  基-2流水線布斯乘法器的設計
    3.1.4  基-2流水線布斯乘法器的驗證
    3.1.5  基-4流水線布斯演算法的設計
    3.1.6  基-4流水線布斯演算法的驗證
  3.2  除法器的設計和驗證
    3.2.1  基於長除法的除法器的設計
    3.2.2  基於長除法的除法器的驗證
    3.2.3  基於恢復除法的除法器的設計
    3.2.4  基於恢復除法的除法器的驗證
    3.2.5  基於非恢復除法的除法器的設計
    3.2.6  基於非恢復除法的除法器的驗證
第4章  浮點運算器的設計和驗證
  4.1  浮點數的表示方法
    4.1.1  單精度表示方法
    4.1.2  雙精度表示方法
  4.2  調用浮點庫的浮點數運算的實現和驗證
    4.2.1  調用浮點庫的浮點數運算的實現
    4.2.2  調用浮點庫的浮點數運算的驗證
第5章  Codescape下載安裝和使用指南
  5.1  Codescape工具的功能
  5.2  Codescape工具的下載和安裝
    5.2.1  Codescape工具的下載
    5.2.2  Codescape工具的安裝
  5.3  Codescape的設計流程
    5.3.1  啟動Codescape工具
    5.3.2  創建新的設計工程
    5.3.3  分析啟動引導代碼
    5.3.4  修改main.c文件
    5.3.5  編譯設計文件
    5.3.6  分析編譯后的代碼
第6章  單周期MIPS系統的設計和驗證
  6.1  MIPS實現的指令功能
    6.1.1  MIPS32指令編碼格式
    6.1.2  處理器所實現的指令格式
  6.2  單周期MIPS系統的設計
    6.2.1  建立新的設計工程
    6.2.2  添加通用寄存器集設計文件
    6.2.3  添加程序計數器設計文件
    6.2.4  添加控制器設計文件
    6.2.5  添加算術邏輯單元設計文件
    6.2.6  添加處理器頂層設計文件

    6.2.7  添加數據存儲器設計文件
    6.2.8  添加指令存儲器設計文件
    6.2.9  添加系統頂層設計文件
  6.3  生成並添加存儲器初始化文件
    6.3.1  建立新的設計工程
    6.3.2  添加makefile文件
    6.3.3  添加鏈接描述文件
    6.3.4  添加彙編語言源文件
    6.3.5  生成HEX文件
    6.3.6  添加存儲器初始化文件
  6.4  單周期MIPS系統的驗證
    6.4.1  GAO軟體工具概述
    6.4.2  添加GAO配置文件
    6.4.3  配置GAO參數
    6.4.4  添加物理約束文件
    6.4.5  添加引腳約束條件
    6.4.6  下載設計到FPGA
    6.4.7  啟動GAO軟體工具
    6.4.8  設計總結和啟示
  6.5  單周期MIPS系統添加外設的設計
    6.5.1  設計思路
    6.5.2  存儲空間映射
    6.5.3  複製並添加設計文件
    6.5.4  添加地址解碼器設計文件
    6.5.5  添加多路選擇器設計文件
    6.5.6  添加GPIO控制器設計文件
    6.5.7  添加PWM控制器設計文件
    6.5.8  修改頂層設計文件
    6.5.9  查看RTL網表結構
  6.6  單周期MIPS系統添加外設的驗證
    6.6.1  測試數據存儲器
    6.6.2  測試GPIO控制器
    6.6.3  測試PWM控制器
  6.7  單周期MIPS核添加協處理器的設計
    6.7.1  設計背景
    6.7.2  設計思路
    6.7.3  複製設計文件
    6.7.4  添加協處理器設計文件
    6.7.5  修改控制器設計文件
    6.7.6  修改程序計數器設計文件
    6.7.7  修改處理器核設計文件
    6.7.8  查看處理器核設計結構
  6.8  單周期MIPS核添加協處理器的驗證
    6.8.1  測試保留指令異常
    6.8.2  測試定時器中斷異常
第7章  多周期MIPS系統的設計和驗證
  7.1  設計背景
  7.2  設計關鍵問題
    7.2.1  處理指令需要的階段
    7.2.2  數據通路

    7.2.3  控制通路
  7.3  多周期MIPS系統的設計
    7.3.1  建立新的設計工程
    7.3.2  複製設計文件
    7.3.3  添加底層寄存器設計文件
    7.3.4  添加程序計數器設計文件
    7.3.5  添加存儲器設計文件
    7.3.6  添加控制器設計文件
    7.3.7  添加頂層設計文件
  7.4  多周期MIPS系統的驗證
    7.4.1  修改GAO配置文件
    7.4.2  下載設計
    7.4.3  啟動GAO軟體工具
    7.4.4  設計總結和啟示
第8章  流水線MIPS系統的設計和驗證
  8.1  流水線概述
    8.1.1  數據通路的流水線結構
    8.1.2  控制通路的流水線結構
    8.1.3  風險及解決方法
  8.2  流水線MIPS系統的設計
    8.2.1  建立新的設計工程
    8.2.2  複製設計文件
    8.2.3  添加底層寄存器設計文件
    8.2.4  添加通用寄存器集設計文件
    8.2.5  添加控制器設計文件
    8.2.6  添加風險控制單元設計文件
    8.2.7  添加處理器核頂層設計文件
    8.2.8  添加處理器系統頂層設計文件
  8.3  流水線MIPS系統的驗證
    8.3.1  測試提前解決數據風險方法的正確性
    8.3.2  測試停止解決數據風險方法的正確性
    8.3.3  測試解決控制風險方法的正確性
  8.4  流水線MIPS系統添加協處理器的設計
    8.4.1  複製並添加設計文件
    8.4.2  修改風險控制單元設計文件
    8.4.3  修改MIPS核頂層設計文件
  8.5  流水線MIPS系統添加協處理器的驗證
    8.5.1  修改GAO配置文件
    8.5.2  下載設計
    8.5.3  啟動GAO軟體工具
  8.6  AHB-LITE匯流排架構和時序
    8.6.1  ARM AMBA系統匯流排
    8.6.2  AHB-LITE簡介
    8.6.3  AHB-LITE匯流排操作
    8.6.4  AHB-LITE匯流排結構
    8.6.5  AHB-LITE匯流排時序
  8.7  流水線MIPS系統添加外設的設計
    8.7.1  複製設計文件
    8.7.2  添加本地匯流排轉換設計文件
    8.7.3  添加地址解碼器設計文件

    8.7.4  添加多路復用器設計文件
    8.7.5  添加數據存儲器控制器設計文件
    8.7.6  添加GPIO控制器設計文件
    8.7.7  修改控制器設計文件
    8.7.8  修改風險控制單元設計文件
    8.7.9  修改處理器核設計文件
    8.7.10  修改頂層設計文件
  8.8  流水線MIPS系統添加外設的驗證
    8.8.1  測試GPIO控制器
    8.8.2  測試數據存儲器控制器

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