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Xilinx FPGA原理及應用實例--基於Zynq SoC和Vitis HLS

  • 作者：編者:馮志宇//管春//胡蓉|責編:荀薈羽
  • 出版社：重慶大學
  • ISBN：9787568943079
  • 出版日期：2024/02/01
  • 裝幀：平裝
  • 頁數：206
人民幣：RMB 39.8 元      售價：元
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內容大鋼
    本書以Xilinx Zynq-7000系列FPGA為平台，以Verilog HDL和C／C++語言為基礎，結合作者多年的教學經驗，系統介紹了FPGA基礎知識及Zynq架構、Verilog HDL語法規則、組合／時序邏輯電路一般設計方法、數字邏輯電路HDL設計、Zynq SoC嵌入式開發及Vitis HLS使用方法等內容。全書以PYNQ-Z2開發板為硬體平台，以Vivado、Vitis和Vitis HLS為開發工具，由淺入深、循序漸進，通過多個精心設計的實際案例講解，讓讀者逐步掌握基於HDL的FPGA設計、Zynq SoC嵌入式開發以及Vitis HLS IP生成與優化等FPGA設計與開發主流方法。
    本書以實例為主線，注重理論與實踐相結合，可以作為高等院校通信工程、自動化控制工程、電子工程及其他相近專業的教材，也可作為FPGA愛好者的參考用書。
作者介紹
編者:馮志宇//管春//胡蓉|責編:荀薈羽
目錄
1  FPGA硬體平台概述
  1.1  FPGA介紹
    1.1.1  FPGA基本結構
    1.1.2  現代FPGA基本邏輯單元
  1.2  Zynq介紹
    1.2.1  Zynq架構簡介
    1.2.2  Zynq PS簡介
  1.3  PYNQ-Z2簡介
2  Verilog HDL語法基礎
  2.1  Verilog HDL概述
    2.1.1  Verilog HDL與C語言的區別
    2.1.2  Verilog HDL與VHDL的區別
    2.1.3  Verilog HDL與VHDL的共同特點
  2.2  Verilog HDL的關鍵字和標識符
    2.2.1  關鍵字
    2.2.2  標識符
  2.3  Verilog HDL基本結構
    2.3.1  Verilog HDL模塊結構示例
    2.3.2  Verilog HDL的基本結構
  2.4  Verilog HDL的數據類型和常量
    2.4.1  邏輯值和常量
    2.4.2  Verilog HDL的數據類型
  2.5  Verilog HDL的運算符
    2.5.1  算術運算符和邏輯運算符
    2.5.2  關係運算符和等式運算符
    2.5.3  位運算符和縮減運算符
    2.5.4  移位運算符和拼接運算符
    2.5.5  條件運算符
    2.5.6  運算符的優先順序
  2.6  Verilog HDL的基本語句
    2.6.1  賦值語句
    2.6.2  always和initial
    2.6.3  塊語句
    2.6.4  條件語句
    2.6.5  循環語句
    2.6.6  task和function
    2.6.7  預編譯指令
  2.7  Verilog HDL的抽象級別
    2.7.1  結構化描述方式
    2.7.2  數據流描述方式
    2.7.3  行為級描述方式
    2.7.4  混合描述方式
3  數字邏輯電路HDL描述方法
  3.1  組合邏輯電路HDL描述方法
    3.1.1  採用assign描述組合邏輯電路
    3.1.2  採用always塊描述組合邏輯電路
    3.1.3  FPGA模塊化設計
  3.2  時序邏輯電路HDL描述方法
    3.2.1  時序邏輯電路基礎
    3.2.2  時序邏輯電路的一般描述方法

    3.2.3  時序邏輯電路的狀態機描述方法
  3.3  IP核的生成與使用
    3.3.1  IP核簡介
    3.3.2  自定義IP核的使用
4  數字電路HDL設計實例
  4.1  按鍵消抖方法
    4.1.1  按鍵消抖原理
    4.1.2  按鍵消抖方案
    4.1.3  上板測試
  4.2  數字鍾設計
    4.2.1  數字鍾程序設計
    4.2.2  Vivado創建工程
    4.2.3  上板測試
  4.3  PWM呼吸燈設計
    4.3.1  PWM原理及實現
    4.3.2  PWM呼吸燈設計
    4.3.3  上板測試
  4.4  UART介面設計
    4.4.1  UART串口通信原理
    4.4.2  UART介面設計與模擬
    4.4.3  UART迴環測試程序設計
    4.4.4  迴環測試上板驗證
5  Zynq SOC設計實例
  5.1  Zynq GPIO介紹
    5.1.1  MIO和EMIO
    5.1.2  AXI GPIO
    5.1.3  常用API函數
    5.1.4  Zynq SoC開發流程
  5.2  Zynq uART串口通信
    5.2.1  Vivado硬體平台
    5.2.2  Vitis軟體設計及測試
  5.3  EMIO花樣LED燈設計
    5.3.1  硬體平台設計
    5.3.2  Vitis程序設計及測試
  5.4  Zynq GPIO中斷實例
    5.4.1  Zynq中斷機制
    5.4.2  中斷分類及優先順序
    5.4.3  中斷處理流程
    5.4.4  AXI GPIO中斷設計實例
6  Vitis HLS設計初步
  6.1  Vitis HLS設計基礎
    6.1.1  Vitis HLS簡介
    6.1.2  Vitis HLS設計流程
  6.2  基於Vitis HLS的4位LED流水燈設計
    6.2.1  Vitis HLS生成IP
    6.2.2  Vivado搭建硬體平台
    6.2.3  創建Vitis工程及測試
  6.3  基於Vitis HLS的矩陣乘法加速
    6.3.1  矩陣乘法加速演算法
    6.3.2  創建HLS工程

    6.3.3  C模擬
    6.3.4  C綜合
  6.4  基於Vitis HLS的FIR濾波器設計
    6.4.1  FIR濾波器設計基礎
    6.4.2  FIR濾波器的HLS設計
    6.4.3  Vivado創建工程
    6.4.4  Vitis軟體設計與測試
附錄
參考文獻

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