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Verilog HDL數字系統設計與應用(應用型人才培養系列教材)

作者：編者:葉俊明//蘇鵬鑒|責編:陳婷
出版社：西安電子科大
ISBN：9787560668871

出版日期：2023/08/01
裝幀：平裝
頁數：287

人民幣：RMB 49 元售價：元

內容大鋼

本書是根據高等院校電子信息工程技術類專業的授課要求編寫的。全書共9章，主要內容包括硬體描述語言與可編程邏輯器件、Vivado和Quartus Prime的使用、Verilog HDL的基本語法、行為描述的語法、基本組合邏輯電路設計、基本時序邏輯電路設計、有限狀態機的設計、IP核、實驗指導（含14個實驗）。本書將知識點的講解與例題、習題和實驗相結合，由淺入深地講述了EDA數字系統設計的方法和思路，旨在提高讀者的Verilog HDL數字系統設計與應用水平。
本書系統性強，內容豐富，概念清晰，通俗易懂，可作為電子信息、通信技術、微電子、人工智慧、物聯網應用技術等專業的本科及高職高專學生的教學用書。

作者介紹

編者:葉俊明//蘇鵬鑒|責編:陳婷

第1章  硬體描述語言與可編程邏輯器件
  1.1  硬體描述語言
  1.2  數字系統設計流程
    1.2.1  設計輸入
    1.2.2  綜合
    1.2.3  布局布線
    1.2.4  模擬
    1.2.5  編程/配置
  1.3  可編程邏輯器件
    1.3.1  可編程邏輯器件的發展
    1.3.2  XilinxFPGA
    1.3.3  FPGA設計中的選型原則
  習題
第2章  Vivado和QuartusPrime的使用
  2.1  Vivado軟體使用
  2.2  QuartusPrime軟體使用
  習題
第3章  VerilogHDL的基本語法
  3.1  Verilog模塊
    3.1.1  VerilogHDL模塊聲明
    3.1.2  VerilogHDL埠定義
    3.1.3  VerilogHDL內部信號類型聲明
    3.1.4  VerilogHDL邏輯功能定義
  3.2  基本語法要素
  3.3  常量
    3.3.1  整數型常量
    3.3.2  實數型常量
    3.3.3  字元串
  3.4  數據類型
    3.4.1  邏輯狀態
    3.4.2  網路
    3.4.3  寄存器
    3.4.4  向量
  3.5  運算操作符
  3.6  賦值語句
    3.6.1  過程賦值語句
    3.6.2  持續賦值語句
  習題
第4章  行為描述的語法
  4.1  過程語句
    4.1.1  initial語句
    4.1.2  always語句
  4.2  塊語句
    4.2.1  串列塊語句begin-end
    4.2.2  並行塊語句fork-join
  4.3  條件語句
    4.3.1  if-else語句
    4.3.2  case語句
  4.4  循環語句
    4.4.1  for語句

    4.4.2  repeat語句
    4.4.3  while語句
    4.4.4  forever語句
    4.4.5  循環退出說明
  習題
第5章  基本組合邏輯電路設計
  5.1  VerilogHDL數字電路設計方法
    5.1.1  元件例化描述
    5.1.2  數據流描述
    5.1.3  always語句描述
    5.1.4  VerilogHDL層次化設計
  5.2  數據選擇器（mux）的設計
    5.2.1  基於元件例化的mux設計
    5.2.2  基於數據流描述的mux設計
    5.2.3  基於always語句描述的mux設計
  5.3  編/解碼器的設計
    5.3.14  -2編碼器設計
    5.3.2  解碼器設計
  5.4  比較器的設計
  5.5  七段共陽數碼管解碼器的設計
    5.5.1  共陽數碼管的硬體介紹
    5.5.2  共陽數碼管的程序設計
  習題
第6章  基本時序邏輯電路設計
  6.1  鎖存器
    6.1.1  基本RS鎖存器設計
    6.1.2  同步複位鎖存器設計
    6.1.3  非同步複位端鎖存器設計
  6.2  D觸發器
    6.2.1  邊沿D觸發器設計
    6.2.2  同步複位邊沿D觸發器設計
    6.2.3  非同步複位邊沿D觸發器設計
  6.3  計數器
    6.3.1  同步複位計數器設計
    6.3.2  非同步複位計數器設計
    6.3.3  帶載入端的計數器設計
  6.4  分頻器
    6.4.1  同步複位二進位分頻器設計
    6.4.2  非同步複位二進位分頻器設計
    6.4.3  帶載入端的二進位分頻器設計
  習題
第7章  有限狀態機的設計
  7.1  有限狀態機
    7.1.1  摩爾型狀態機
    7.1.2  米里型狀態機
  7.2  有限狀態機的表示與描述
    7.2.1  有限狀態機的狀態圖畫法
    7.2.2  有限狀態機的描述方法
  7.3  模6計數器的VerilogHDL描述
    7.3.1  模6計數器的一段式描述

    27.3.2  模6計數器的兩段式描述
    7.3.3  模6計數器的三段式描述
    7.3.4  模6計數器的模擬激勵
  7.4  狀態的編碼
    7.4.1  狀態編碼的分類
    7.4.2  狀態編碼的定義
    7.4.3  狀態編碼的設計建議
  7.5  序列檢測器的VerilogHDL描述
    7.5.1  序列檢測器的三段式摩爾型狀態機描述
    7.5.2  序列檢測器的三段式米里型狀態機描述
    7.5.3  序列檢測器的模擬激勵
  7.6  動態顯示電路的VerilogHDL描述
    7.6.1  動態顯示電路的工作原理
    7.6.2  動態顯示的狀態機描述
    7.6.3  動態顯示的模擬激勵
  7.7  數/模轉換器DAC0832的
  VerilogHDL描述
    7.7.1  DAC0832的工作模式
    7.7.2  DAC0832的VerilogHDL描述
    7.7.3  DAC0832的模擬激勵
  習題
第8章  IP核
  8.1  IP核概述
  8.2  乘法器IP核
    8.2.1  MathFunctions工具箱
    8.2.2  乘法器IP核的使用
    8.2.3  乘法器IP核的例化
    8.2.4  乘法器IP核的模擬
  8.3  ClockingIP核
    8.3.1  ClockingIP核概述
    8.3.2  ClockingIP核的配置
    8.3.3  ClockingIP核的例化
    8.3.4  ClockingIP核的模擬
  8.4  DDSIP核
    8.4.1  DDSIP核概述
    8.4.2  DDSIP核的配置
    8.4.3  DDSIP核的例化
    8.4.4  DDSIP核的模擬
  8.5  創建IP核
    8.5.1  IP核的創建與使用步驟
    8.5.2  一位全加器IP核代碼設計
    8.5.3  一位全加器IP核的創建
    8.5.4  一位全加器IP核的例化
    8.5.5  一位全加器IP核的模擬
  習題
第9章  實驗指導
  實驗一  與非門設計
  實驗二  一位全加器設計
  實驗三  3-8解碼器設計
  實驗四  BCD解碼器設計

  實驗五  D觸發器設計
  實驗六  模10計數器設計
  實驗七  流水燈控制器設計
  實驗八  按鍵消抖的VerilogHDL描述
  實驗九  秒錶的VerilogHDL實現
  實驗十  動態顯示
  實驗十一  簡易數字鍾設計
  實驗十二  四人搶答器設計
  實驗十三  DDS正弦波信號發生器設計
  實驗十四  UART串口通信控制器設計
參考文獻

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