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SystemVerilog數字集成電路功能驗證(電子信息類工業和信息化精品系列教材)

  • 作者：編者:王旭|責編:趙亮
  • 出版社：人民郵電
  • ISBN：9787115614056
  • 出版日期：2023/09/01
  • 裝幀：平裝
  • 頁數：316
人民幣：RMB 79.8 元      售價：元
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內容大鋼
    SystemVerilog是當前國內外被廣泛使用的數字集成電路驗證語言，它可以高效地對被測設計進行受約束的隨機測試，從而在盡可能短的時間內達到令人滿意的代碼和功能覆蓋率。熟練掌握Systemverilog語言是進一步學習UVM驗證方法學的基礎。
    本書講解了SystemVerilog的基本語法和工作原理，同時結合了UVM驗證方法學中的驗證技術知識。講述的內容主要包括：基本數據類型、介面、類、隨機化、約束、進程同步、功能覆蓋和DPI技術。書中使用了約270個完整實例，詳細說明了每個知識點在實際項目中的應用。最後使用學過的驗證技術搭建一個基於SystemVerilog的簡單驗證平台。書中還介紹了UVM中的一些關鍵技術，主要包括：繼承和派生，拷貝函數、單例類、測試登記表、代理類和工廠機制。為接下來系統學習UVM驗證方法學打下堅實的基礎。
    為了方便讀者學習和練習，本書的配套資源中提供了書中全部完整實例。第9章是本書的精華內容，這一章仿照UVM的工作過程，從零開始逐步搭建出一個支持工廠機制、帶有覆蓋收集和回調功能的受約束測試平台。讀者通過反覆閱讀、改寫和調試這個測試平台，可以更全面地理解面向對象編程的關鍵技術和UVM的常用機制。
    本書適合作為高等院校集成電路、微電子、電腦相關專業的教材，同時適用於具有一定Verilog編程基礎的人員參考使用，也可以作為數字集成電路驗證工程師的語法參考手冊。
作者介紹
編者:王旭|責編:趙亮
目錄
前言
第1章  驗證導論
  1.1  晶元設計流程
  1.2  功能驗證與測試平台
  1.3  驗證流程
  1.4  驗證語言和驗證方法學
  1.5  定向測試和受約束隨機測試
  1.6  層次化測試平台
  1.7  層次化測試平台的執行
  1.8  練習題
第2章  測試平台和數據類型
  2.1  測試平台
    2.1.1  被測設計
    2.1.2  測試模塊
    2.1.3  測試平台頂層模塊
  2.2  基本數據類型
    2.2.1  reg和wire類型
    2.2.2  四值logic類型
    2.2.3  二值數據類型
    2.2.4  常量和字元串
  2.3  時間值
    2.3.1  時間常量
    2.3.2  時間變數
  2.4  壓縮和非壓縮數組
    2.4.1  壓縮數組
    2.4.2  非壓縮數組
    2.4.3  數組直接量
    2.4.4  數組的遍歷
    2.4.5  數組的賦值和比較
  2.5  動態數組
  2.6  關聯數組
  2.7  隊列
  2.8  數組的內置方法
    2.8.1  數組縮減方法
    2.8.2  數組定位方法
    2.8.3  數組排序方法
  2.9  自定義數據類型
  2.10  結構和聯合
    2.10.1  結構
    2.10.2  聯合
  2.11  枚舉
    2.11.1  定義枚舉類型
    2.11.2  枚舉的方法
    2.11.3  枚舉變數和類型轉換
  2.12  流操作符
  2.13  包
  2.14  練習題
第3章  結構化過程
  3.1  initial和always過程
  3.2  運算符和過程語句

  3.3  任務和函數
    3.3.1  任務和函數的特點
    3.3.2  常式聲明的簡化
    3.3.3  常式參數的引用傳遞
    3.3.4  常式參數的默認值
  3.4  靜態常式和自動常式
  3.5  練習題
第4章  介面和斷言
  4.1  介面的定義和使用
    4.1.1  使用介面簡化連接
    4.1.2  modport
  4.2  同步信號的驅動與採樣
    4.2.1  時鐘塊
    4.2.2  時鐘偏移
    4.2.3  採樣同步輸入信號
    4.2.4  驅動同步輸出信號
    4.2.5  介面信號同步
    4.2.6  介面中的雙向信號
  4.3  斷言
  ……
第5章  面向對象編程
第6章  隨機化
第7章  進程間通信
第8章  功能覆蓋
第9章  編寫層次化測試平台
第10章  直接編程介面
附錄  測試平台Makefile
參考文獻

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