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數字SoC設計驗證與實例/微電子與集成電路先進技術叢書/半導體與集成電路關鍵技術叢書

  • 作者：編者:王衛江//薛丞博//高巍//張靖奇|責編:江婧婧
  • 出版社：機械工業
  • ISBN：9787111732433
  • 出版日期：2023/08/01
  • 裝幀：平裝
  • 頁數：333
人民幣：RMB 129 元      售價：元
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內容大鋼
    本書聚焦于數字片上系統（SoC）設計領域，從數字集成電路的發展歷程與基礎知識入手，首先介紹了硬體描述語言Verilog HDL的設計規則和核心EDA工具VIVADO與Design Compiler的使用方法，隨後詳細討論了數字SoC設計、驗證過程中的關鍵技術，並對難點問題進行了歸納和總結。此外，本書提供了多個數字SoC設計、驗證的實際案例，循序漸進地向讀者展示了數字SoC從規劃、設計、模擬、驗證再到綜合實現的全流程。
    本書內容由淺入深，能使讀者深刻了解數字SoC設計過程和基本方法，既適合作為微電子與集成電路專業的高年級本科生及從事數字SoC領域研究的研究生的教材，又可為從事相關技術的初期從業人員提供技術參考。
作者介紹
編者:王衛江//薛丞博//高巍//張靖奇|責編:江婧婧
目錄
前言
第1章  數字集成電路與SoC介紹
  1.1  數字集成電路技術
    1.1.1  數字集成電路技術的發展歷史
    1.1.2  數字集成電路技術基礎
  1.2  SoC
    1.2.1  SoC技術簡介
    1.2.2  SoC設計流程
    1.2.3  兩種SoC設計流程實例
第2章  數字SoC的設計基礎
  2.1  硬體描述語言
    2.1.1  硬體描述語言與軟體編程語言的區別
    2.1.2  硬體描述語言的發展歷史
    2.1.3  Verilog HDL的可重複性
    2.1.4  硬體抽象級的模型類型
  2.2  Verilog HDL基本語法
    2.2.1  模塊的基本概念
    2.2.2  常量及其數據類型
    2.2.3  變數及其數據類型
    2.2.4  運算符及表達式
    2.2.5  塊語句
    2.2.6  賦值語句
    2.2.7  結構語句
    2.2.8  條件語句和循環語句
    2.2.9  testbench的編寫
  2.3  Verilog HDL與數字電路
    2.3.1  數字電路的類型
    2.3.2  Verilog HDL的可綜合與不可綜合
    2.3.3  組合邏輯電路的Verilog HDL實例
    2.3.4  時序邏輯電路的Verilog HDL實例
    2.3.5  狀態機的Verilog HDL實例
第3章  FPGA開發工具——VIVADO基礎入門
  3.1  FPGA與VIVADO基本介紹
    3.1.1  FPGA基礎原理介紹
    3.1.2  以Xilinx7系列為例的FPGA內部結構簡介
    3.1.3  VIVADO操作界面簡介
  3.2  VIVADO中的模擬
    3.2.1  模擬的含義
    3.2.2  模擬的分類
  3.3  VIVADO中的綜合基礎
    3.3.1  綜合的含義
    3.3.2  綜合策略介紹
  3.4  VIVADO中的實現基礎
    3.4.1  實現的含義
    3.4.2  實現的過程簡介
  3.5  VIVADO中的約束管理
    3.5.1  約束的含義
    3.5.2  創建約束的兩種方式
  3.6  VIVADO中的IP核
    3.6.1  IP核的概念

    3.6.2  IP核的分類
  3.7  VIVADO示例——並行乘法器設計、模擬、綜合及其IP核的定製與調用
    3.7.1  四位二進位並行乘法器設計原理
    3.7.2  四位並行乘法器代碼編寫以及分析
    3.7.3  模擬設計文件代碼編寫
    3.7.4  在VIVADO軟體中進行乘法器設計
    3.7.5  在VIVADO軟體中進行模擬操作
    3.7.6  在VIVADO軟體中進行綜合操作
    3.7.7  並行乘法器IP核的定製
    3.7.8  並行乘法器IP核的調用
  3.8  VIVADO示例——全流程實現基於7Z-Lite開發板的流水燈功能
    3.8.1  流水燈代碼編寫
    3.8.2  流水燈代碼的行為級模擬
    3.8.3  綜合及引腳約束
    3.8.4  流水燈實現過程
    3.8.5  流水燈配置文件生成與下載
第4章  Design Compiler的使用
  4.1  Design Compiler介紹
    4.1.1  ASIC全流程
    4.1.2  Design Compiler流程概述
    4.1.3  Design Compiler配置
  4.2  Synopsys工藝庫使用
    4.2.1  什麼是工藝庫
    4.2.2  庫的結構
    4.2.3  庫類
    4.2.4  庫級屬性
    4.2.5  環境描述
    4.2.6  單元描述
    4.2.7  延時模型與計算
  4.3  設計與環境約束
    4.3.1  環境約束
    4.3.2  設計約束
    4.3.3  時鐘約束
    4.3.4  綜合示例
  4.4  優化設計
    4.4.1  DC的兩種綜合模式
    4.4.2  DC自動優化的三大階段
    4.4.3  結構級優化
    4.4.4  邏輯級優化
    4.4.5  門級優化
    4.4.6  多個實例解析
    4.4.7  編譯設計
    4.4.8  層次劃分
    4.4.9  優化時鐘網路
    4.4.10  優化面積
第5章  高級數字SoC設計與驗證
  5.1  時鐘域
    5.1.1  時鐘域的基本概念
    5.1.2  同步與非同步
    5.1.3  門控時鐘

    5.1.4  跨時鐘域
    5.1.5  非理想時鐘
  5.2  靜態時序分析
    5.2.1  靜態時序分析基本概念
    5.2.2  靜態時序分析相關參數
    5.2.3  時序路徑
    5.2.4  關鍵參數計算
    5.2.5  時序違例的修復方法
    5.2.6  FPGA時序分析
  5.3  數字SoC驗證
    5.3.1  驗證的基本概念
    5.3.2  UVM驗證方法學
    5.3.3  驗證的策略
    5.3.4  驗證的方法
    5.3.5  驗證的評估
    5.3.6  驗證案例
第6章  基於FPGA的數字SoC設計
  6.1  設計需求
  6.2  設計方案
    6.2.1  SoC整體架構
    6.2.2  串口簡介
    6.2.3  AMBA匯流排簡介
    6.2.4  ARM Cortex-M0+微處理器簡介
  6.3  系統設計
    6.3.1  系統硬體搭建
    6.3.2  C語言控製程序編寫
  6.4  功能模擬
    6.4.1  UART模塊模擬
    6.4.2  掛載於APB的UART模塊模擬
    6.4.3  基於Cortex-M0+的SoC模擬
  6.5  SoC綜合與布局布線
第7章  AES加密模塊設計
  7.1  AES演算法簡介
    7.1.1  AES加密演算法原理
    7.1.2  AES加密模塊演算法實現
  7.2  AES演算法硬體加速模塊設計
    7.2.1  整體介面設計
    7.2.2  頂層模塊設計
    7.2.3  輸入模塊介面設計
    7.2.4  輸入模塊狀態機設計
    7.2.5  加密核模塊介面設計
    7.2.6  加密核模塊
    7.2.7  輸出模塊介面設計
    7.2.8  輸出模塊設計
  7.3  AES演算法硬體加速模塊模擬
    7.3.1  Testbench編寫
    7.3.2  ModelSim模擬
    7.3.3  模擬結果分析
    7.3.4  ModelSim模擬中可能出現的問題
    7.3.5  其他ModelSim常用操作

  7.4  AES演算法硬體加速模塊綜合
    7.4.1  腳本文件介紹
    7.4.2  設計文件修改
    7.4.3  Design Compiler綜合操作
    7.4.4  綜合結果分析
參考文獻

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