幫助中心 | 我的帳號 | 關於我們
進階搜尋
car

同類熱銷排行榜

最近瀏覽的商品

高性能超標量CPU(微架構剖析與設計)/芯科技前沿技術叢書

  • 作者：編者:李東聲//任子木//孫小明//李鵬|責編:李培培
  • 出版社：機械工業
  • ISBN：9787111724605
  • 出版日期：2023/03/01
  • 裝幀：平裝
  • 頁數：252
人民幣：RMB 119 元      售價：元
放入購物車
加入收藏夾
內容大鋼
    本書基於當前主流的高性能CPU設計規格，全面介紹了高性能超標量CPU微架構的設計，並做出對應的分析。主要內容包括業界主流高性能處理器架構及超標量流水線背景知識（第1章）；CPU前端，包括指令提取單元、分支預測單元、指令解碼單元的設計和優化，以及指令緩存的相關設計（第2、3章）；分支預測單元的原理、設計和優化，寄存器重命名與發射隊列的原理和設計（第4、5章）；執行單元與浮點運算單元的設計實現（第6、7章）；訪存單元與數據緩存設計（第8章）；重排序緩衝的原理及設計（第9章）；Intel P6 CPU微架構設計實例（第10章）。微架構設計對應于指令的生命周期，為讀者提供直觀和清晰的視角，便於讀者對高性能CPU設計深入理解。
    本書提供了高清學習視頻，讀者可以直接掃描二維碼觀看。
    本書可作為從事高性能CPU相關研發工作專業人員的參考書，或用作高等院校電腦及集成電路相關專業研究生和高年級本科生的教學參考用書，也可供對CPU設計感興趣的讀者閱讀。
作者介紹
編者:李東聲//任子木//孫小明//李鵬|責編:李培培
目錄
序
前言
第1章  CPU架構與流水線技術概述
  1.1  複雜指令集與精簡指令集概述
  1.2  ARM指令集概述
    1.2.1  條件執行與跳轉類指令定義
    1.2.2  數據處理與訪存類指令定義
  1.3  RISC-V指令集概述
    1.3.1  寄存器結構與特權模式定義
    1.3.2  RISC-V指令概述
  1.4  MIPS指令集概述
  1.5  超標量CPU設計概述
    1.5.1  流水線技術概述
    1.5.2  超長指令字設計
第2章  CPU前端與指令緩存設計
  2.1  內存的層次結構與緩存的基本架構
  2.2  指令緩存分類與訪問讀取
    2.2.1  指令緩存結構的分類
    2.2.2  指令緩存的訪問讀取
  2.3  指令緩存的替換策略選擇
    2.3.1  基於新近的策略設計
    2.3.2  基於頻率的策略設計
    2.3.3  近少常使用策略設計
  2.4  指令緩存的性能衡量標準與硬體預取設計
  2.5  TLB與緩存的組織方式
  2.6  微操作緩存與循環緩衝器設計
  2.7  指令提取單元設計
  2.8  指令解碼單元設計
    2.8.1  RISC指令解碼設計
    2.8.2  x86指令格式概述
    2.8.3  x86指令解碼設計
第3章  分支預測單元設計
  3.1  分支預測的原理
  3.2  分支跳轉方向預測
    3.2.1  基於飽和計數器的預測器設計
    3.2.2  TAGE預測器及其衍生設計
    3.2.3  感知機預測器設計
  3.3  分支跳轉目標預測
    3.3.1  分支目標緩衝與分支目標緩衝子系統設計
    3.3.2  返回地址棧設計
    3.3.3  循環預測器設計
    3.3.4  間接跳轉分支指令預測設計
  3.4  分支預測單元與取指令單元解耦合設計
  3.5  分支預測單元的設計思路
第4章  寄存器重命名單元設計
  4.1  寄存器重命名技術概述
  4.2  寄存器重命名的原理與過程概述
    4.2.1  發射隊列前讀寄存器重命名設計
    4.2.2  發射隊列後讀寄存器重命名設計
  4.3  寄存器重命名技術的設計空間

    4.3.1  寄存器重命名的範圍與結構
    4.3.2  重命名緩衝的類型
    4.3.3  寄存器重命名緩衝的數量設計
    4.3.4  重命名緩衝的讀寫埠設計
  4.4  寄存器重命名的映射方法
  4.5  寄存器重命名可能的實現方案
  4.6  寄存器重命名的實現過程
第5章  發射隊列設計
  5.1  發射隊列的原理
  5.2  發射隊列設計空間
    5.2.1  發射隊列的範圍與結構
    5.2.2  發射隊列的類型與結構參數
  5.3  操作數獲取策略
    5.3.1  發射隊列前讀寄存器與發射隊列後讀寄存器策略
    5.3.2  整型和浮點寄存器分開的操作數獲取策略
    5.3.3  發射隊列前讀寄存器與發射隊列後讀寄存器的比較
  5.4  發射隊列的工作機制
  5.5  發射隊列在超標量CPU中的應用
第6章  執行單元設計
  6.1  算術邏輯運算單元設計
    6.1.1  加減法類與移位類指令的實現
    6.1.2  前導零檢測指令實現
  6.2  定點乘法運算設計
    6.2.1  部分積生成器實現
    6.2.2  部分積壓縮器實現
  6.3  單指令多數據SIMD設計
  6.4  旁路網路設計
第7章  浮點運算單元設計
  7.1  浮點數據格式與運算標準——IEEE754
  7.2  浮點加法運算原理與設計
    7.2.1  浮點加法數據流設計
    7.2.2  雙路徑演算法原理與實現
    7.2.3  前導零預測編碼原理與實現
    7.2.4  並行糾錯樹原理與實現
  7.3  浮點乘法運算原理與設計
  7.4  浮點除法開方運算原理與設計
    7.4.1  SRT演算法原理與實現
    7.4.2  Newton-Raphson迭代法原理與實現
    7.4.3  Goldschmidt迭代法原理與實現
第8章  訪存單元設計
  8.1  內存模型概述
    8.1.1  內存類型概述
    8.1.2  內存格式概述
    8.1.3  內存的訪問順序
    8.1.4  內存指令概述
  8.2  數據緩存概述
    8.2.1  數據緩存層次概述
    8.2.2  緩存技術的應用與發展
  8.3  數據緩存控制設計
    8.3.1  訪存控制結構概述

    8.3.2  Load指令執行流程
    8.3.3  Store指令執行流程
    8.3.4  Load Store交織執行流程
  8.4  數據緩存預取技術
    8.4.1  數據緩存硬體預取原理
    8.4.2  數據緩存硬體預取結構
    8.4.3  數據緩存硬體預取模式
第9章  重排序緩衝設計
  9.1  重排序緩衝的原理
  9.2  重排序緩衝的設計空間
    9.2.1  重排序緩衝的範圍布局與對執行結果的存儲
    9.2.2  重排序緩衝的條目與埠數量
  9.3  重排序緩衝運行示例
第10章  高性能CPU設計實例：Intel P6微架構
  10.1  Intel P6微架構概述
  10.2  Intel P6微架構的流水線設計
  10.3  Intel P6微架構前端設計
    10.3.1  指令提取單元設計
    10.3.2  分支預測單元設計
    10.3.3  指令解碼單元設計
    10.3.4  寄存器別名表設計
    10.3.5  分配器設計
  10.4  Intel P6微架構亂序執行引擎設計
    10.4.1  保留站設計
    10.4.2  重排序緩衝設計
    10.4.3  P6微架構亂序執行示例
  10.5  Intel P6微架構內存子系統設計
參考文獻

  • 商品搜索：
  • | 高級搜索
首頁│ 新手上路│ 客服中心│ 關於我們│ 聯絡我們│ Top↑│
Copyrightc 1999~2008 美商天龍國際圖書股份有限公司 臺灣分公司. All rights reserved.
營業地址:臺北市中正區重慶南路一段103號1F 105號1F-2F
讀者服務部電話：02-2381-2033 02-2381-1863　時間：週一-週五 10:00-17:00
　服務信箱：bookuu@69book.com 客戶、意見信箱:cs@69book.com
ICP證：浙B2-20060032