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AMD FPGA設計優化寶典(面向Vivado\VHDL)/EDA精品智匯館

  • 作者：編者:高亞軍|責編:張楠
  • 出版社：電子工業
  • ISBN：9787121450983
  • 出版日期：2023/04/01
  • 裝幀：平裝
  • 頁數：432
人民幣：RMB 125 元      售價：元
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內容大鋼
    本書以Xilinx公司（目前已被AMD公司收購）的7系列FPGA、UltraScale/UltraScale+ FPGA和Versal ACAP內部架構為基礎，介紹與之匹配的RTL代碼的風格（採用VHDL語言）和基於Vivado的設計分析方法。全書共10章，包括時鐘網路、組合邏輯、觸發器、移位寄存器、存儲器、乘加運算單元和狀態機的代碼風格和優化方法，也包含扇出和布線擁塞的優化方法。
    本書可供電子工程領域的本科生和研究生學習參考，也可供FPGA工程師和自學者參考使用。
作者介紹
編者:高亞軍|責編:張楠
    高亞軍，電路與系統專業碩士，FPGA技術分享者，設計優化、時序收斂專家，Vivado工具使用專家，Xilinx資深戰略應用工程師。多年來使用Xilinx FPGA實現數字信號處理演算法，對Xilinx FPGA 器件架構、開發工具Vivado/Vitis HLS/System Generator 有著深厚的理論基礎和實戰經驗。     主要著作：     2011年出版圖書《基於FPGA的數字信號處理》     2012年發布網路視頻課程：Vivado入門與提高     2015年出版圖書《基於FPGA的數字信號處理（第2版）》     2016年出版圖書《Vivado從此開始》     2016年發布網路視頻課程：跟Xilinx SAE學HLS     2020年出版圖書《Vivado從此開始(進階篇)》     自2018年創建FPGA技術分享公眾號：TeacherGaoFPGAHub后，每周更新兩篇原創文章，累計發表原創文章280余篇，獲得大量粉絲的認可和讚譽。
目錄
第1章  FPGA技術分析
  1.1  晶元架構的演變
  1.2  設計方法的演變
  1.3  面臨的挑戰
  1.4  四大基本原則
    1.4.1  硬體原則
    1.4.2  同步原則
    1.4.3  流水原則
    1.4.4  面積與速度的平衡與互換原則
  1.5  性能指標
  1.6  思考空間
第2章  優化時鐘網路
  2.1  時鐘資源
    2.1.1  7系列FPGA中的時鐘資源
    2.1.2  UlatraScale/UltraScale+FPGA中的時鐘資源
    2.1.3  VersalACAP中的時鐘資源
  2.2  時鐘偏移
  2.3  時鐘抖動
  2.4  安全的時鐘啟動方式
  2.5  時鐘規劃
  2.6  創建輸出時鐘
  2.7  思考空間
第3章  優化組合邏輯
  3.1  組合邏輯資源
  3.2  解碼器與編碼器
    3.2.1  解碼器代碼風格
    3.2.2  編碼器代碼風格
  3.3  多路復用器與多路解復用器
    3.3.1  多路復用器代碼風格
    3.3.2  多路解復用器代碼風格
  3.4  加法器與累加器
    3.4.1  加法器代碼風格
    3.4.2  累加器代碼風格
  3.5  其他組合邏輯電路
    3.5.1  移位器代碼風格
    3.5.2  比較器代碼風格
    3.5.3  奇偶校驗電路代碼風格
    3.5.4  二進位碼與格雷碼互轉電路代碼風格
  3.6  避免組合邏輯環路
  3.7  思考空間
第4章  優化觸發器
  4.1  觸發器資源
    4.1.17  系列FPGA中的觸發器資源
    4.1.2  UltraScale/UltraScale+FPGA中的觸發器資源
    4.1.3  VersalACAP中的觸發器資源
  4.2  建立時間和保持時間
  4.3  亞穩態
  4.4  控制集
  4.5  複位信號的代碼風格
    4.5.1  非同步複位還是同步複位

    4.5.2  全局複位還是局部複位
    4.5.3  是否需要上電複位
  4.6  同步邊沿檢測電路代碼風格
  4.7  串並互轉電路代碼風格
  4.8  避免意外生成的鎖存器
  4.9  思考空間
第5章  優化移位寄存器
  5.1  移位寄存器資源
    5.1.1  7系列FPGA中的移位寄存器資源
    5.1.2  UltraScale/UltraScale+FPGA中的移位寄存器資源
    5.1.3  VersalACAP中的移位寄存器資源
  5.2  移位寄存器的代碼風格
  5.3  移位寄存器的應用場景
  5.4  管理時序路徑上的移位寄存器
  5.5  思考空間
第6章  優化存儲器
  6.1  存儲器資源
    6.1.1  分散式RAM
    6.1.2  BRAM
    6.1.3  UltraRAM
  6.2  單埠RAM代碼風格
  6.3  簡單雙埠RAM代碼風格
  6.4  真雙埠RAM代碼風格
  6.5  RAM的初始化與ROM代碼風格
  6.6  同步FIFO代碼風格
  6.7  非同步FIFO代碼風格
  6.8  平衡BlockRAM的功耗與性能
  6.9  異構RAM
  6.10  以IP方式使用RAM和FIFO
  6.11  以XPM方式使用RAM或FIFO
  6.12  管理時序路徑上的BRAM和UltraRAM
  6.13  思考空間
第7章  優化乘加運算單元
  7.1  乘加器資源
    7.1.1  7系列FPGA中的乘加器資源
    7.1.2  UltraScale/UltraScale+FPGA中的乘加器資源
    7.1.3  VersalACAP中的乘加器資源
  7.2  以乘法為核心運算的代碼風格
  7.3  複數乘法運算代碼風格
  7.4  向量內積代碼風格
  7.5  以加法為核心運算的電路結構
  7.6  管理時序路徑上的乘加器
  7.7  思考空間
第8章  優化狀態機
  8.1  基本概念
  8.2  狀態機代碼風格
  8.3  狀態編碼方式
  8.4  基於ROM的控制器
  8.5  思考空間
第9章  優化扇出

  9.1  生成扇出報告
  9.2  利用設計流程降低扇出
  9.3  利用約束降低扇出
  9.4  從代碼層面降低扇出
  9.5  改善扇出的正確流程
  9.6  思考空間
第10章  優化布線擁塞
  10.1  布線擁塞的三種類型
  10.2  利用設計流程改善布線擁塞
  10.3  利用約束緩解布線擁塞
  10.4  從代碼層面降低布線擁塞程度
  10.5  緩解布線擁塞的正確流程
  10.6  思考空間

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