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IC晶元設計中的靜態時序分析實踐/IC工程師精英課堂

  • 作者：(美)J.巴斯卡爾//拉凱什·查達|責編:呂瀟|譯者:劉斐然
  • 出版社：機械工業
  • ISBN：9787111706861
  • 出版日期：2022/07/01
  • 裝幀：平裝
  • 頁數：346
人民幣：RMB 135 元      售價：元
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內容大鋼
    本書深度介紹了晶元設計中用靜態時序分析進行時序驗證的基本知識和應用方法，涉及包括互連線模型、時序計算和串擾等在內的影響納米級電路設計時序的重要問題，並詳細解釋了在不同工藝、環境、互連工藝角和片上變化(OCV)下進行時序檢查的方法，同時詳細介紹了層次化塊(Block)、全晶元及特殊10介面的時序驗證，並提供了SDC、SDF及SPEF格式的完整介紹。
    本書適合晶元設計和ASIC時序驗證領域的專業人士，以及邏輯和晶元設計專業的學生和教師閱讀。不管是剛開始使用靜態時序分析的初學者，還是精通靜態時序分析的專業人士，本書都是優秀的教材或參考資料。
作者介紹
(美)J.巴斯卡爾//拉凱什·查達|責編:呂瀟|譯者:劉斐然
目錄
譯者的話
原書前言
第1章  引言
  1.1  納米級設計
  1.2  什麼是STA
  1.3  為什麼要進行STA
  1.4  設計流程
    1.4.1  CMOS數字設計
    1.4.2  FPGA設計
    1.4.3  非同步設計
  1.5  不同階段的STA
  1.6  STA的局限性
  1.7  功耗考慮
  1.8  可靠性考慮
  1.9  本書概要
第2章  STA概念
  2.1  CMOS邏輯設計
    2.1.1  基本MOS結構
    2.1.2  CMOS邏輯門
    2.1.3  標準單元
  2.2  CMOS單元建模
  2.3  電平翻轉波形
  2.4  傳播延遲
  2.5  波形的轉換率
  2.6  信號之間的偏移
  2.7  時序弧和單調性
  2.8  最小和最大時序路徑
  2.9  時鐘域
  2.10  工作條件
第3章  標準單元庫
  3.1  引腳電容
  3.2  時序建模
    3.2.1  線性時序模型
    3.2.2  非線性延遲模型
    3.2.3  閾值規範和轉換率減免
  3.3  時序模型——組合邏輯單元
    3.3.1  延遲和轉換率模型
    3.3.2  常用組合邏輯塊
  3.4  時序模型——時序單元
    3.4.1  同步檢查：建立時間和保持時間
    3.4.2  非同步檢查
    3.4.3  傳播延遲
  3.5  狀態相關的時序模型
  3.6  黑箱(Black Box)的介面時序模型
  3.7  先進時序建模
    3.7.1  接收引腳電容
    3.7.2  輸出電流
    3.7.3  串擾雜訊分析模型
    3.7.4  其他雜訊模型
  3.8  功耗建模

    3.8.1  動態功耗
    3.8.2  漏電功耗
  3.9  單元庫中的其他屬性
    3.9.1  面積規範
    3.9.2  功能規範
    3.9.3  SDF條件
  3.10  特徵化和工作條件
    3.10.1  用k係數來減免
    3.10.2  庫單位
第4章  互連寄生參數
  4.1  互連線電阻、電感和電容
  4.2  線負載模型
    4.2.1  互連樹
    4.2.2  指定線負載模型
  4.3  提取的寄生參數的表示方法
    4.3.1  詳細標準寄生參數格式
    4.3.2  精簡標準寄生參數格式
    4.3.3  標準寄生參數交換格式
  4.4  耦合電容的表示方法
  4.5  層次化設計方法
  4.6  減少關鍵線的寄生參數
第5章  延遲計算
  5.1  概述
    5.1.1  延遲計算的基礎
    5.1.2  帶有互連線的延遲計算
  5.2  使用有效電容的單元延遲
  5.3  互連線延遲
  5.4  轉換率融合
  5.5  不同的轉換率閾值
  5.6  不同的電壓域
  5.7  路徑延遲計算
    5.7.1  組合邏輯路徑計算
    5.7.2  到觸發器的路徑
    5.7.3  多路徑
  5.8  裕量計算
第6章  串擾和雜訊
  6.1  概述
  6.2  串擾毛刺分析
    6.2.1  基礎
    6.2.2  毛刺的類型
    6.2.3  毛刺的閾值和傳播
    6.2.4  多侵害者的雜訊累積
    6.2.5  侵害者的時序相關性
    6.2.6  侵害者的功能相關性
  6.3  串擾延遲分析
    6.3.1  基礎
    6.3.2  正向串擾和負向串擾
    6.3.3  多侵害者的累積
    6.3.4  侵害者和受害者的時序相關性
    6.3.5  侵害者和受害者的功能相關性

  6.4  考慮串擾延遲的時序分析
    6.4.1  建立時間分析
    6.4.2  保持時間分析
  6.5  計算複雜度
  6.6  避免雜訊的技術
第7章  配置STA環境
  7.1  什麼是STA環境
  7.2  指定時鐘
    7.2.1  時鐘不確定性
    7.2.2  時鐘延遲
  7.3  生成時鐘
    7.3.1  時鐘門控單元輸出端上的主時鐘實例
    7.3.2  使用invert選項生成時鐘
    7.3.3  生成時鐘的時鐘延遲
    7.3.4  典型的時鐘生成場景
  7.4  約束輸入路徑
  7.5  約束輸出路徑
  7.6  時序路徑組
  7.7  外部屬性建模
    7.7.1  驅動能力建模
    7.7.2  電容負載建模
  7.8  設計規則檢查
  7.9  虛擬時鐘
  7.10  完善時序分析
    7.10.1  指定無效信號
    7.10.2  中斷單元內部的時序弧
  7.11  點對點約束
  7.12  路徑分割
第8章  時序驗證
  8.1  建立時間檢查
    8.1.1  觸發器到觸發器的路徑
    8.1.2  輸入到觸發器的路徑
    8.1.3  觸發器到輸出的路徑
    8.1.4  輸入到輸出的路徑
    8.1.5  頻率直方圖
  8.2  保持時間檢查
    8.2.1  觸發器到觸發器的路徑
    8.2.2  輸入到觸發器的路徑
    8.2.3  觸發器到輸出的路徑
    8.2.4  輸入到輸出的路徑
  8.3  多周期路徑
  8.4  偽路徑
  8.5  半周期路徑
  8.6  移除時間檢查
  8.7  恢復時間檢查
  8.8  跨時鐘域的時序
    8.8.1  慢速時鐘域到快速時鐘域
    8.8.2  快速時鐘域到慢速時鐘域
  8.9  實例
    8.9.1  半周期——例

    8.9.2  半周期——例
    8.9.3  快速時鐘域到慢速時鐘域
    8.9.4  慢速時鐘域到快速時鐘域
  8.10  多倍時鐘
    8.10.1  整數倍
    8.10.2  非整數倍
    8.10.3  相移
第9章  介面分析
  9.1  IO介面
    9.1.1  輸入介面
    9.1.2  輸出介面
    9.1.3  時序窗口內的輸出變化
  9.2  SRAM介面
  9.3  DDR SDRAM介面
    9.3.1  讀周期
    9.3.2  寫周期
  9.4  視頻DAC介面
第10章  魯棒性驗證
  10.1  片上變化（OCV）
    10.1.1  在最差PVT情況下帶有OCV分析
    10.1.2  保持時間檢查的OCV
  10.2  時序借用
    10.2.1  沒有時序借用的例子
    10.2.2  有時序借用的例子
    10.2.3  有時序違例的例子
  10.3  數據到數據檢查
  10.4  非時序路徑檢查
  10.5  時鐘門控檢查
    10.5.1  高電平有效時鐘門控
    10.5.2  低電平有效時鐘門控
    10.5.3  用多路復用器進行時鐘門控
    10.5.4  帶時鐘反相的時鐘門控
  10.6  功耗管理
    10.6.1  時鐘門控
    10.6.2  電源門控
    10.6.3  多種閾值單元
    10.6.4  阱偏置
  10.7  反標(Backannotation)
    10.7.1  SPEF
    10.7.2  SDF
  10.8  簽核(Sign-Off)方法
    10.8.1  工作模式
    10.8.2  PVT工藝角
    10.8.3  多模式多工藝角分析
  10.9  統計靜態時序分析
    10.9.1  工藝和互連偏差
    10.9.2  統計分析
  10.10  違例路徑的時序
  10.11  驗證時序約束
附錄

  附錄A  新思設計約束（SDC）
    A.1  基礎命令
    A.2  對象訪問命令
    A.3  時序約束
    A.4  環境命令
    A.5  多電壓命令
  附錄B  標準延遲格式(SDF)
    B.1  SDF是什麼
    B.2  格式
      B.2.1  例子
    B.3  反標過程
      B.3.1  Verilog HDL
      B.3.2  VHDL
    B.4  映射例子
      B.4.1  傳播延遲
      B.4.2  輸入建立時間
      B.4.3  輸入保持時間
      B.4.4  輸入建立時間和保持時間
      B.4.5  輸入恢復時間
      B.4.6  輸入移除時間
      B.4.7  周期
      B.4.8  脈衝寬度
      B.4.9  輸入偏移時間
      B.4.10  不變化的建立時間
      B.4.11  不變化的保持時間
      B.4.12  埠延遲
      B.4.13  線延遲
      B.4.14  互連路徑延遲
      B.4.15  器件延遲
    B.5  完整語法
  附錄C  標準寄生參數交換格式(SPEF)
    C.1  基礎
    C.2  格式
    C.3  完整語法
參考文獻

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