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FPGA\CPLD應用技術(Verilog語言版第2版十二五職業教育國家規劃教材)/高等職業院校精品教材系列

  • 作者：編者:王靜霞|責編:陳健德
  • 出版社：電子工業
  • ISBN：9787121238260
  • 出版日期：2014/07/01
  • 裝幀：平裝
  • 頁數：316
人民幣：RMB 55 元      售價：元
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內容大鋼
    本書在第1版得到廣大院校老師認可與選用的基礎上，按照最新的職業教育教學改革要求，結合近幾年的課程改革成果，以及作者多年的校企合作經驗進行修訂編寫。全書以工作任務為導向，系統地介紹數字系統設計開發環境、可編程邏輯器件的結構和開發工具軟體、Verilog HDL語言及其應用、組合邏輯電路設計、時序邏輯電路設計、數字系統的驗證、數字系統設計實踐等。
    全書共安排了24個工作任務，由工作任務入手，引入相關的知識點，通過技能訓練引出相關概念、設計技巧，體現做中學、學中練的教學思路與職業教育特色。
    本書配有電子教學課件、習題參考答案、Verilog HDL代碼文件和精品課網站，詳見前言。
作者介紹
編者:王靜霞|責編:陳健德
    王靜霞，女，碩士，副教授，高級技師。高級考評員，中國電子學會高級會員。深圳職業技術學院電子與通信工程學院骨幹教師，1994年畢業后長期擔任單片機應用技術、微機原理、數字系統設計技術等課程的教學和科研工作；2001年在深圳市所羅門慶成集成電路有限公司完成「超聲波汽車倒泊防撞報警器」項目的開發設計與研究：2002年完成教育部課題《微型電腦原理及應用》新世紀網路課程建設項目：2005年在美國博伊西州立大學電子系擔任訪問學者一年，參與美國FAA(聯邦航空管理局)「Center of Excellence for Airliner Cabin Environment Research(ACER)」項目研究；2012年主持完成單片機國家精品資源共享課建設項目；自2006年至今主持完成學校資助科研項目、企業委託開發項目和教學研究項目多項：先後榮獲第10屆中國國際高新技術成果交易會優秀產品獎和優秀項目推廣獎、教育部「全國普通高校優秀教材」二等獎、「全國優秀職教文章」三等獎、教育部精品教材、中國電子教育學會優秀教材，以及各類教學研究獎30多項，撰寫著作7本，發表科研論文10篇。
目錄
第1章  認識數字系統設計開發環境
  教學導航
  任務1  基於原理圖實現的基本門電路設計
    1.1  Quartus Ⅱ集成開發環境
      1.1.1  認識Quartus Ⅱ集成開發環境
      1.1.2  Quartus Ⅱ集成開發環境的設計流程
      1.1.3  常用可編程邏輯器件開發環境
  任務2  基於原理圖實現的2選1數據選擇器設計
    1.2  可編程邏輯器件
      1.2.1  什麼是可編程邏輯器件
      1.2.2  簡單可編程邏輯器件
      1.2.3  高密度可編程邏輯器件
      1.2.4  可編程邏輯器件主要廠商
    1.3  EDA技術
      1.3.1  電子系統設計方法
      1.3.2  FPGA/CPLD進行電路設計的一般流程
    知識梳理與總結
    習題1
第2章  Verilog設計基礎
  教學導航
  任務3  基於HDL實現的基本門電路設計
    2.1  Verilog模塊結構與數字系統設計流程
      2.1.1  HDL的概念及特點
      2.1.2  Verilog電路模塊的一般結構
      2.1.3  基於Verilog的系統設計流程
  任務4  基於HDL實現的2選1數據選擇器設計
    2.2  數據類型、常量及變數
      2.2.1  標識符
      2.2.2  常量
      2.2.3  變數及其數據類型
    2.3  連續賦值語句及「？ ：」語句
      2.3.1  持續賦值語句
      2.3.2  「？ ：」語句
    2.4  運算符及表達式
      2.4.1  運算符
      2.4.2  表達式
  任務5  2位二進位數據比較器的設計
    2.5  條件語句
      2.5.1  if條件語句
      2.5.2  case條件語句
    2.6  循環語句
      2.6.1  for語句
      2.6.2  repeat語句
      2.6.3  while語句
      2.6.4  forever語句
  任務6  4選1數據選擇器的設計
    2.7  Verilog HDL的模塊調用
    知識梳理與總結
    習題2
第3章  組合邏輯電路設計

  教學導航
  任務7  三人表決器設計
    3.1  組合邏輯電路設計基礎
      3.1.1  組合邏輯電路的定義和基本特徵
      3.1.2  標準CMOS組合邏輯電路結構
      3.1.3  典型組合邏輯電路設計方法
    3.2  理解Verilog的並行語句
  任務8  一位加法器的設計
    3.3  運算部件及其設計方法
      3.3.1  加法器
      3.3.2  乘法器與除法器
  任務9  3-8解碼器的設計
    3.4  Verilog語言的過程及用法
      3.4.1  過程塊和過程語句
      3.4.2  過程中的阻塞賦值與非阻塞賦值
      3.4.3  基於過程塊的組合邏輯建模標準
  任務10  基於三態門的雙向埠設計
    3.5  三態門的原理及其應用
      3.5.1  三態門電路
      3.5.2  三態門電路應用??多路選擇器設計
  任務11  七段LED數碼管顯示電路設計
    3.6  LED數碼管顯示電路及其設計方法
      3.6.1  LED數碼管及其顯示電路
      3.6.2  動態LED數碼管顯示電路設計
    知識梳理與總結
    習題3
第4章  時序邏輯電路設計
  教學導航
  任務12  上升沿檢測電路設計
    4.1  時序邏輯電路基本概念
      4.1.1  時序邏輯電路設計中的等效模型
      4.1.2  觸發器的建立時間和保持時間
      4.1.3  時序分析基礎
      4.1.4  同步電路設計規則
  任務13  帶非同步複位/同步置位端的D觸發器設計
    4.2  D觸發器及其設計方法
  任務14  計數器設計
    4.3  計數器及其設計方法
      4.3.1  計數器基本概念
      4.3.2  計數器設計方法
  任務15  分頻器設計
    4.4  分頻器及其設計方法
      4.4.1  2的整數次冪的分頻器設計
      4.4.2  偶數分頻電路設計
      4.4.3  占空比為1?16的分頻電路設計
      4.4.4  奇數分頻電路設計
  任務16  流水燈設計
    4.5  數據寄存器及其設計方法
      4.5.1  數據寄存器設計
      4.5.2  移位數據寄存器設計

  任務17  採用狀態機實現序列檢測器設計
    4.6  狀態機及其設計方法
      4.6.1  狀態機的基本概念
      4.6.2  狀態機的幾種描述方法
    知識梳理與總結
    習題4
第5章  數字系統的驗證
  教學導航
  任務18  跑表的設計及驗證
    5.1  Modelsim模擬工具
    5.2  使用Modelsim進行功能模擬
      5.2.1  Modelsim的運行方式
      5.2.2  Modelsim模擬步驟
    5.3  Testbench設計方法
      5.3.1  Testbench基本結構
      5.3.2  簡單CPU介面激勵產生方式
      5.3.3  模擬結果分析
      5.3.4  常用產生激勵描述方式
    5.4  常用的Verilog測試語句
    知識梳理與總結
    習題5
第6章  數字系統設計實踐
  任務19  簡易數字鍾設計
  任務20  可編程多彩霓虹燈設計
  任務21  小型運算器設計
  任務22  多功能密碼鎖設計
  任務23  交通燈控制器設計
  任務24  智能賽道計時器設計
  任務25  自動售貨機設計

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