幫助中心 | 我的帳號 | 關於我們
進階搜尋
car

同類熱銷排行榜

最近瀏覽的商品

電腦組成與設計(硬體軟體介面原書第5版RISC-V版)/電腦科學叢書

  • 作者：(美)戴維·A.帕特森//約翰·L.亨尼斯|責編:曲熠|譯者:易江芳//劉先華
  • 出版社：機械工業
  • ISBN：9787111652144
  • 出版日期：2020/05/01
  • 裝幀：平裝
  • 頁數：470
人民幣：RMB 169 元      售價：元
放入購物車
加入收藏夾
內容大鋼
    本書是經典著作《電腦組成與設計》繼MIPS版、ARM版之後的最新版本，這一版全面切換至RISC-V（64位），精選並講解其核心指令，同時結合「硬體/軟體介面」和「詳細闡述」等模塊，為不同基礎和側重的讀者鋪設了深入研究的路徑，是Patterson和Hennessy的又一力作。
    緊跟后PC時代的發展浪潮，關注並行技術，新內容涵蓋平板電腦、雲基礎設施、ARM（移動計算設備）以及x86（雲計算）體系結構，新實例包括Intel Core i7、ARM Cortex-A53以及NVIDIA Fermi GPU。
    新增矩陣乘法實例，隨著章節推進不斷「加速」程序，分別採用子字並行、指令級並行、cache分塊技術和線程級並行，僅增加24行代碼便使性能翻了200倍，直觀呈現出硬體對提高能效的重要性。
    強調電腦體系結構中的8個偉大思想：並行，流水線，預測，摩爾定律，存儲層次，抽象，加速經常性事件，可靠性。對這些思想的應用貫穿全書，引用總數約100次，反映了技術精髓所在。
作者介紹
(美)戴維·A.帕特森//約翰·L.亨尼斯|責編:曲熠|譯者:易江芳//劉先華
目錄
出版者的話
讚譽
譯者序
前言
作者簡介
第1章  電腦抽象及相關技術
  1.1  引言
    1.1.1  傳統的計算應用分類及其特點
    1.1.2  歡迎來到后PC時代
    1.1.3  你能從本書中學到什麼
  1.2  電腦體系結構中的8個偉大思想
    1.2.1  面向摩爾定律的設計
    1.2.2  使用抽象簡化設計
    1.2.3  加速經常性事件
    1.2.4  通過並行提高性能
    1.2.5  通過流水線提高性能
    1.2.6  通過預測提高性能
    1.2.7  存儲層次
    1.2.8  通過冗余提高可靠性
  1.3  程序表象之下
  1.4  箱蓋后的硬體
    1.4.1  顯示器
    1.4.2  觸摸屏
    1.4.3  打開機箱
    1.4.4  數據安全
    1.4.5  與其他電腦通信
  1.5  處理器和存儲製造技術
  1.6  性能
    1.6.1  性能的定義
    1.6.2  性能的度量
    1.6.3  CPU性能及其度量因素
    1.6.4  指令性能
    1.6.5  經典的CPU性能公式
  1.7  功耗牆
  1.8  滄海巨變：從單處理器向多處理器轉變
  1.9  實例：評測Intel Core i
    1.9.1  SPEC CPU基準評測程序
    1.9.2  SPEC功耗基準評測程序
  1.10  謬誤與陷阱
  1.11  本章小結
  1.12  歷史視角和拓展閱讀
  1.13  練習
第2章  指令：電腦的語言
  2.1  引言
  2.2  電腦硬體的操作
  2.3  電腦硬體的操作數
    2.3.1  存儲器操作數
    2.3.2  常數或立即數操作數
  2.4  有符號數與無符號數
  2.5  電腦中的指令表示

  2.6  邏輯操作
  2.7  用於決策的指令
    2.7.1  循環
    2.7.2  邊界檢查的簡便方法
    2.7.3  case/switch語句
  2.8  電腦硬體對過程的支持
    2.8.1  使用更多的寄存器
    2.8.2  嵌套過程
    2.8.3  在棧中為新數據分配空間
    2.8.4  在堆中為新數據分配空間
  2.9  人機交互
  2.10  對大立即數的RISC-V編址和定址
    2.10.1  大立即數
    2.10.2  分支中的定址
    2.10.3  RISC-V定址模式總結
    2.10.4  機器語言解碼
  2.11  指令與並行性：同步
  2.12  翻譯並啟動程序
    2.12.1  編譯器
    2.12.2  彙編器
    2.12.3  鏈接器
    2.12.4  載入器
    2.12.5  動態鏈接庫
    2.12.6  啟動Java程序
  2.13  以C排序程序為例的匯總整理
    2.13.1  swap過程
    2.13.2  sort過程
  2.14  數組與指針
    2.14.1  用數組實現clear
    2.14.2  用指針實現clear
    2.14.3  比較兩個版本的clear
  2.15  高級專題：編譯C語言和解釋Java語言
  2.16  實例：MIPS指令
  2.17  實例：x86指令
    2.17.1  Intel x86的演變
    2.17.2  x86寄存器和定址模式
    2.17.3  x86整數操作
    2.17.4  x86指令編碼
    2.17.5  x86總結
  2.18  實例：RISC-V指令系統的剩餘部分
  2.19  謬誤與陷阱
  2.20  本章小結
  2.21  歷史視角和擴展閱讀
  2.22  練習
第3章  電腦的算術運算
  3.1  引言
  3.2  加法和減法
  3.3  乘法
    3.3.1  串列版的乘法演算法及其硬體實現
    3.3.2  帶符號乘法

    3.3.3  快速乘法
    3.3.4  RISC-V中的乘法
    3.3.5  總結
  3.4  除法
    3.4.1  除法演算法及其硬體實現
    3.4.2  有符號除法
    3.4.3  快速除法
    3.4.4  RISC-V中的除法
    3.4.5  總結
  3.5  浮點運算
    3.5.1  浮點表示
    3.5.2  例外和中斷
    3.5.3  IEEE 754浮點數標準
    3.5.4  浮點加法
    3.5.5  浮點乘法
    3.5.6  RISC-V中的浮點指令
    3.5.7  精確算術
    3.5.8  總結
  3.6  並行性與電腦算術：子字並行
  3.7  實例：x86中的SIMD擴展和高級向量擴展
  3.8  加速：子字並行和矩陣乘法
  3.9  謬誤與陷阱
  3.10  本章小結
  3.11  歷史視角和拓展閱讀
  3.12  練習
第4章  處理器
  4.1  引言
    4.1.1  一種基本的RISC-V實現
    4.1.2  實現概述
  4.2  邏輯設計的一般方法
  4.3  建立數據通路
  4.4  一個簡單的實現方案
    4.4.1  ALU控制
    4.4.2  設計主控制單元
    4.4.3  數據通路操作
    4.4.4  控制的結束
    4.4.5  為什麼現在不使用單周期實現
  4.5  流水線概述
    4.5.1  面向流水線的指令系統設計
    4.5.2  流水線冒險
    4.5.3  總結
  4.6  流水線數據通路和控制
    4.6.1  流水線的圖形化表示
    4.6.2  流水線控制
  4.7  數據冒險：前遞與停頓
  4.8  控制冒險
    4.8.1  假設分支不發生
    4.8.2  縮短分支延遲
    4.8.3  動態分支預測
    4.8.4  流水線總結

  4.9  例外
    4.9.1  RISC-V體系結構中如何處理例外
    4.9.2  流水線實現中的例外
  4.10  指令間的並行性
    4.10.1  推測的概念
    4.10.2  靜態多發射
    4.10.3  動態多發射處理器
    4.10.4  高級流水線和能效
  4.11  實例：ARM Cortex-A53和Intel Core i7流水線結構
    4.11.1  ARM Cortex-A
    4.11.2  Intel Core i
    4.11.3  Intel Core i7處理器的性能
  4.12  加速：指令級並行和矩陣乘法
  4.13  高級專題：數字設計概述——使用硬體設計語言進行流水線建模以及更多流水線示例
  4.14  謬誤與陷阱
  4.15  本章小結
  4.16  歷史視角和拓展閱讀
  4.17  練習
第5章  大而快：層次化存儲
  5.1  引言
  5.2  存儲技術
    5.2.1  SRAM存儲技術
    5.2.2  DRAM存儲技術
    5.2.3  快閃記憶體
    5.2.4  磁碟
  5.3  cache基礎
    5.3.1  cache訪問
    5.3.2  處理cache失效
    5.3.3  處理寫操作
    5.3.4  cache實例：Intrinsity FastMATH處理器
    5.3.5  總結
  5.4  cache的性能評估和改進
    5.4.1  使用更為靈活的替換策略降低cache失效率
    5.4.2  在cache中查找數據塊
    5.4.3  選擇替換的數據塊
    5.4.4  使用多級cache減少失效代價
    5.4.5  通過分塊進行軟體優化
    5.4.6  總結
  5.5  可靠的存儲器層次
    5.5.1  失效的定義
    5.5.2  糾正1位錯、檢測2位錯的漢明編碼
  5.6  虛擬機
    5.6.1  虛擬機監視器的必備條件
    5.6.2  指令系統體系結構（缺乏）對虛擬機的支持
    5.6.3  保護和指令系統體系結構
  5.7  虛擬存儲
    5.7.1  頁的存放和查找
    5.7.2  缺頁失效
    5.7.3  支持大虛擬地址空間的虛擬存儲
    5.7.4  關於寫

    5.7.5  加快地址轉換：TLB
    5.7.6  Intrinsity FastMATH TLB
    5.7.7  集成虛擬存儲、TLB和cache
    5.7.8  虛擬存儲中的保護
    5.7.9  處理TLB失效和缺頁失效
    5.7.10  總結
  5.8  存儲層次結構的一般框架
    5.8.1  問題一：塊可以被放在何處
    5.8.2  問題二：如何找到塊
    5.8.3  問題三：當cache發生失效時替換哪一塊
    5.8.4  問題四：寫操作如何處理
    5.8.53  C：一種理解存儲層次結構的直觀模型
  5.9  使用有限狀態自動機控制簡單的cache
    5.9.1  一個簡單的cache
    5.9.2  有限狀態自動機
    5.9.3  使用有限狀態自動機作為簡單的cache控制器
  5.10  並行和存儲層次結構：cache一致性
    5.10.1  實現一致性的基本方案
    5.10.2  監聽協議
  5.11  並行與存儲層次結構：廉價磁碟冗余陣列
  5.12  高級專題：實現緩存控制器
  5.13  實例：ARM Cortex-A53和Intel Core i7的存儲層次結構
  5.14  實例：RISC-V系統的其他部分和特殊指令
  5.15  加速：cache分塊和矩陣乘法
  5.16  謬誤與陷阱
  5.17  本章小結
  5.18  歷史視角和拓展閱讀
  5.19  練習
第6章  並行處理器：從客戶端到雲
  6.1  引言
  6.2  創建並行處理程序的難點
  6.3  SISD、MIMD、SIMD、SPMD和向量機
    6.3.1  x86中的SIMD：多媒體擴展
    6.3.2  向量機
    6.3.3  向量與標量
    6.3.4  向量與多媒體擴展
  6.4  硬體多線程
  6.5  多核及其他共享內存多處理器
  6.6  GPU簡介
    6.6.1  NVIDIA GPU體系結構簡介
    6.6.2  NVIDIA GPU存儲結構
    6.6.3  對GPU的展望
  6.7  集群、倉儲級電腦和其他消息傳遞多處理器
  6.8  多處理器網路拓撲簡介
  6.9  與外界通信：集群網路
  6.10  多處理器測試基準和性能模型
    6.10.1  性能模型
    6.10.2  Roofline模型
    6.10.3  兩代Opteron的比較
  6.11  實例：評測Intel Core i7 960 和NVIDIA Tesla GPU的Roofline模型

  6.12  加速：多處理器和矩陣乘法
  6.13  謬誤與陷阱
  6.14  本章小結
  6.15  歷史視角和拓展閱讀
  6.16  練習
附錄A  邏輯設計基礎
術語表
網路內容
附錄B  圖形處理單元
附錄C  將控制映射至硬體
附錄D  精簡指令系統體系結構電腦
擴展閱讀

  • 商品搜索：
  • | 高級搜索
首頁│ 新手上路│ 客服中心│ 關於我們│ 聯絡我們│ Top↑│
Copyrightc 1999~2008 美商天龍國際圖書股份有限公司 臺灣分公司. All rights reserved.
營業地址:臺北市中正區重慶南路一段103號1F 105號1F-2F
讀者服務部電話：02-2381-2033 02-2381-1863　時間：週一-週五 10:00-17:00
　服務信箱：bookuu@69book.com 客戶、意見信箱:cs@69book.com
ICP證：浙B2-20060032