數字設計(原理與實踐原書第5版)/電腦科學叢書

作者：(美)約翰·F.韋克利|譯者:林生//葛紅//金京林
出版社：機械工業
ISBN：9787111629412

出版日期：2019/07/01
裝幀：平裝
頁數：653

人民幣：RMB 139 元售價：元

內容大鋼

本書為讀者提供了高級（HDL）、低級（電子電路）以及完整的「各種中間級」（門電路、觸發器和一些較高級的數字設計構件）層次的基礎知識，介紹了與組合電路、時序電路等相關的各方面內容（涉及數制編碼、Verilog模塊、狀態機、FPGA、ROM、RAM以及CMOS邏輯系列等），並提供了大量的設計實例以及具有指導意義的習題。
本書可作為電氣工程、電腦工程或電腦科學專業數字邏輯設計課程的入門與進階教材。

作者介紹

(美)約翰·F.韋克利|譯者:林生//葛紅//金京林
約翰·F.韋克利（John F. Wakerly）於斯坦福大學獲得電子工程博士學位。他目前是思科系統公司廣域網業務部主管工程項目的副總裁，還是斯坦福大學的兼職教授。他在數字設計、微型電腦體系結構、電腦可靠性等方面出版了50多部著作，並在電信與網路領域擁有13項專利。

出版者的話
譯者序
前言
第1章  引言
  1.1  關於數字設計
  1.2  模擬與數字
  1.3  模擬信號
  1.4  數字邏輯信號
  1.5  邏輯電路與門電路
  1.6  數字設計的軟體技術
  1.7  集成電路
  1.8  邏輯族和CMOS
  1.9  CMOS邏輯電路
  1.10  可編程器件
  1.11  專用集成電路
  1.12  印製電路板
  1.13  數字設計層次
  1.14  成本最小化
  1.15  繼續學習
  訓練題
第2章  數制和編碼
  2.1  按位計數制
  2.2  二進位、八進位和十六進位
  2.3  二–十進位轉換
  2.4  二進位數的加法和減法
  2.5  負數的表示
    2.5.1  原碼表示法
    2.5.2  補碼數制
    2.5.3  二進位補碼表示法
    *2.5.4  二進位反碼表示法
    *2.5.5  余碼表示法
  2.6  二進位補碼的加法和減法
    2.6.1  加法規則
    2.6.2  圖示法
    2.6.3  溢出
    2.6.4  減法規則
    2.6.5  二進位補碼與無符號二進位數
  *2.7  二進位反碼的加法和減法
  *2.8  二進位乘法
  *2.9  二進位除法
  *2.10  十進位數的二進位編碼
  2.11  格雷碼
  *2.12  字元編碼
  2.13  動作、條件和狀態的編碼
  *2.14  n維體與距離
  *2.15  檢錯碼和糾錯碼
    2.15.1  檢錯碼
    2.15.2  糾錯碼與多重檢錯碼
    2.15.3  漢明碼
    2.15.4  循環冗余校驗碼

    2.15.5  二維碼
    2.15.6  校驗和碼
    2.15.7  n中取m碼
  2.16  用於串列數據傳輸與存儲的編碼
    2.16.1  並行/串列數據
    *2.16.2  串列線路編碼
  參考資料
  訓練題
  練習題
第3章  開關代數和組合邏輯
  3.1  開關代數
    3.1.1  公理
    3.1.2  單變數定理
    3.1.3  二變數定理和三變數定理
    3.1.4  n變數定理
    3.1.5  對偶性
    3.1.6  邏輯函數的標準表示法
  3.2  組合電路分析
  3.3  組合電路的綜合
    3.3.1  電路描述與設計
    3.3.2  電路處理
    3.3.3  組合電路最小化
    *3.3.4  卡諾圖
  *3.4  時序冒險
    3.4.1  靜態冒險
    3.4.2  利用卡諾圖發現靜態冒險
    3.4.3  動態冒險
    3.4.4  設計無冒險電路
  參考資料
  訓練題
  練習題
第4章  數字設計實踐
  4.1  文檔標準
    4.1.1  方框圖
    4.1.2  門的符號
    4.1.3  信號名和有效電平
    4.1.4  引腳的有效電平
    4.1.5  常量邏輯信號
    *4.1.6  「圈到圈」邏輯設計
    4.1.7  HDL模型中的信號命名
    4.1.8  繪製布局圖
    4.1.9  匯流排
    4.1.10  附帶的圖示信息
  4.2  電路時序
    4.2.1  時序圖
    4.2.2  傳輸延遲
    4.2.3  時序說明
    *4.2.4  採樣時序說明
    4.2.5  時序分析工具
  4.3  基於HDL的數字設計

    4.3.1  HDL的歷史
    4.3.2  為什麼用HDL
    4.3.3  HDL的EDA工具組
    4.3.4  基於HDL的設計流程
  參考資料
  訓練題
  練習題
第5章  Verilog硬體描述語言
  5.1  Verilog模型和模塊
  5.2  邏輯系統、網格、變數和常量
  5.3  向量和操作符
  5.4  數組
  5.5  邏輯操作符和表達式
  5.6  編譯器命令
  5.7  結構化模型
  5.8  數據流模型
  5.9  行為化模型（過程代碼）
    5.9.1  always語句與程序塊
    5.9.2  過程語句
    5.9.3  推理出的鎖存器
    5.9.4  賦值語句
    5.9.5  begin-end程序塊
    5.9.6  if和if-else語句
    5.9.7  case語句
    5.9.8  循環語句
  5.10  函數和任務
  5.11  時間維度
  5.12  模擬
  5.13  測試平台
  5.14  時序邏輯設計的Verilog特性
  5.15  綜合
  參考資料
  訓練題
  練習題
第6章  基本組合邏輯元件
  6.1  只讀存儲器
    6.1.1  ROM和真值表
    6.1.2  用ROM實現任意組合邏輯函數
    6.1.3  FPGA查詢表
  *6.2  組合型PLD
    6.2.1  可編程邏輯陣列
    6.2.2  可編程陣列邏輯器件
  6.3  解碼和選擇
    *6.3.1  一種更加數學化的解碼器定義
    6.3.2  二進位解碼器
    6.3.3  更大型的解碼器
    6.3.4  用Verilog實現的解碼器
    6.3.5  定製的解碼器
    6.3.6  七段解碼器
    6.3.7  二進位編碼器

  6.4  多路復用器
    6.4.1  門級多路復用器電路
    6.4.2  擴展多路復用器
    6.4.3  多路復用器、多路分配器和匯流排
    6.4.4  用Verilog實現多路復用器
  參考資料
  訓練題
  練習題
第7章  更多的組合構件
  7.1  三態器件
    7.1.1  三態緩衝器
    *7.1.2  標準MSI三態緩衝器
    7.1.3  用Verilog實現三態輸出
    7.1.4  用FPGA實現三態輸出
  7.2  優先編碼器
    7.2.1  級聯優先編碼器
    7.2.2  用Verilog實現優先編碼器
  7.3  異或門和奇偶校驗功能
    7.3.1  異或門和異或非門
    7.3.2  奇偶校驗電路
    7.3.3  奇偶校驗的應用
    7.3.4  用Verilog實現異或門和奇偶校驗電路
  7.4  比較器
    7.4.1  比較器結構
    7.4.2  迭代電路
    7.4.3  迭代比較器電路
    7.4.4  數值比較器
    7.4.5  用HDL實現比較器
    7.4.6  用Verilog實現比較器
    7.4.7  比較器測試平台
    *7.4.8  比較比較器的性能
  *7.5  用Verilog實現的隨機邏輯示例
  訓練題
  練習題
第8章  組合算術元件
  8.1  加法和減法
    8.1.1  半加器和全加器
    8.1.2  串列進位加法器
    8.1.3  減法器
    8.1.4  先行進位加法器
    8.1.5  組間串列進位加法器
    8.1.6  組間先行進位
    *8.1.7  MSI算術邏輯單元
    8.1.8  用Verilog實現加法器
    *8.1.9  並行前綴加法器
    *8.1.10  FPGA CARRY4 元件
  8.2  移位和旋轉
    8.2.1  桶形移位器
    8.2.2  用Verilog實現桶形移位器
  8.3  乘法

    8.3.1  組合乘法器結構
    *8.3.2  用Verilog實現乘法
  *8.4  除法
    8.4.1  基本無符號二進位除法演算法
    8.4.2  用Verilog實現除法
  參考資料
  訓練題
  練習題
第9章  狀態機
  9.1  狀態機基礎
  9.2  狀態機結構和分析
    9.2.1  狀態機結構
    9.2.2  輸出邏輯
    9.2.3  狀態機的時序
    9.2.4  使用D觸發器的狀態機分析
  9.3  用狀態表設計狀態機
    9.3.1  狀態表設計舉例
    *9.3.2  狀態最小化
    9.3.3  狀態賦值
    *9.3.4  採用D觸發器的綜合
    9.3.5  超越狀態表
  *9.4  用狀態圖設計狀態機
  *9.5  用ASM圖設計狀態機
  9.6  用Verilog設計狀態機
  參考資料
  訓練題
  練習題
第10章  時序邏輯元件
  10.1  雙穩態元件
    10.1.1  數字分析
    10.1.2  模擬分析
    10.1.3  亞穩態特性
  10.2  鎖存器和觸發器
    10.2.1  S-R鎖存器
    10.2.2  S-R鎖存器
    10.2.3  D鎖存器
    10.2.4  邊沿觸發D觸發器
    10.2.5  具有使能端的邊沿觸發D觸發器
    10.2.6  T觸發器
  10.3  用Verilog實現鎖存器和觸發器
    10.3.1  實例化語句和庫元件
    10.3.2  行為化鎖存器和觸發器模型
    10.3.3  更多關於用Verilog實現時鐘的討論
  10.4  多位寄存器和鎖存器
    10.4.1  MSI寄存器和鎖存器
    10.4.2  用Verilog實現多位寄存器和鎖存器
  *10.5  各種各樣的鎖存器和雙穩態器件的應用
    10.5.1  開關消顫
    10.5.2  匯流排保持器電路
  *10.6  時序PLD

  10.7  FPGA時序邏輯元件
  *10.8  反饋時序電路
    10.8.1  基本分析
    10.8.2  分析具有多個反饋迴路的電路
    10.8.3  反饋時序電路設計
    10.8.4  用Verilog實現反饋時序電路
  參考資料
  訓練題
  練習題
第11章  計數器和移位寄存器
  11.1  計數器
    11.1.1  行波計數器
    11.1.2  同步計數器
    11.1.3  一個通用的4位計數器電路
    11.1.4  二進位計數器狀態的解碼
    11.1.5  用Verilog實現計數器
  11.2  移位寄存器
    11.2.1  移位寄存器的結構
    11.2.2  移位寄存器型計數器
    11.2.3  環形計數器
    *11.2.4  Johnson計數器
    11.2.5  線性反饋移位寄存器型計數器
    11.2.6  用Verilog實現移位寄存器
    11.2.7  時序發生器舉例
    11.2.8  LFSR舉例
  *11.3  迭代電路與時序電路
  參考資料
  訓練題
  練習題
第12章  用Verilog實現狀態機
  12.1  Verilog狀態機編碼風格
    12.1.1  基本的編碼風格
    12.1.2  一個Verilog狀態機舉例
    12.1.3  組合的狀態存儲器和次態邏輯
    12.1.4  複位輸入
    12.1.5  用Verilog實現Moore型流水線輸出
    12.1.6  不用狀態表的直接Verilog編程
    *12.1.7  狀態機抽取
  12.2  Verilog狀態機測試平台
    12.2.1  狀態機測試平台構造方法
    12.2.2  測試平台舉例
    12.2.3  為測試檢查次態邏輯
    12.2.4  總結
  12.3  1計數器
  12.4  組合鎖
  12.5  雷鳥車尾燈
  12.6  重新設計交通燈控制器
  12.7  猜謎遊戲
  *12.8  「無關」狀態編碼
  12.9  狀態機分解

  12.10  三部曲遊戲
  參考資料
  訓練題
  練習題
第13章  時序電路設計實踐
  13.1  時序電路文檔實踐
    13.1.1  一般要求
    13.1.2  邏輯符號
    13.1.3  狀態機描述
    13.1.4  時序圖和時序規格說明
  13.2  同步設計方法論
    13.2.1  同步系統結構
    13.2.2  一個同步系統設計舉例
  13.3  同步設計的難點
    13.3.1  時鐘偏移
    13.3.2  選通時鐘
    13.3.3  非同步輸入
  13.4  同步器故障和亞穩定性
    13.4.1  同步器故障
    13.4.2  亞穩定性消解時間
    13.4.3  可靠同步器設計
    13.4.4  亞穩定的時序分析
    13.4.5  更好的同步器
    13.4.6  其他同步器設計
  13.5  雙時鐘同步舉例
  參考資料
  訓練題
  練習題
第14章  數字電路
  14.1  CMOS邏輯電路
    14.1.1  CMOS邏輯電平
    14.1.2  MOS晶體管
    14.1.3  基本的CMOS反相器電路
    14.1.4  CMOS「與非」門和「或非」門
    14.1.5  扇入
    14.1.6  非反相門
    14.1.7  CMOS「與或非」門和「或與非」門
  14.2  CMOS電路的電氣特性
    14.2.1  概述
    14.2.2  數據表和規格說明
  14.3  CMOS靜態電氣特性
    14.3.1  邏輯電平和雜訊容限
    14.3.2  帶電阻性負載的電路特性
    14.3.3  帶非理想輸入的電路特性
    14.3.4  扇出
    14.3.5  負載效應
    14.3.6  未用的輸入端
    14.3.7  如何損壞CMOS器件
  14.4  CMOS動態電氣特性
    14.4.1  轉換時間

    14.4.2  傳輸延遲
    14.4.3  功率損耗
    *14.4.4  電流尖峰與去耦電容器
    *14.4.5  電感效應
    *14.4.6  同時切換與地電平彈跳
  14.5  其他CMOS輸入和輸出結構
    14.5.1  傳輸門
    14.5.2  施密特觸發器輸入
    14.5.3  三態輸出
    *14.5.4  漏極開路輸出
    *14.5.5  驅動發光二極體和繼電器
    *14.5.6  多源匯流排
    *14.5.7  線連邏輯
    *14.5.8  上拉電阻
  14.6  CMOS邏輯系列
    14.6.1  HC和HCT
    14.6.2  AHC和AHCT
    *14.6.3  HC、HCT、AHC和AHCT的電氣特性
    *14.6.4  AC和ACT
    *14.6.5  FCT和FCT-T
  *14.7  低電壓CMOS邏輯和介面
    14.7.1  3.3V LVTTL和LVCMOS的邏輯電平
    14.7.2  5V容許輸入
    14.7.3  5V容許輸出
    14.7.4  TTL/LVTTL介面小結
    14.7.5  低於3.3V的邏輯電平
  14.8  差分信號
  參考資料
  訓練題
  練習題
第15章  ROM、RAM和FPGA
  15.1  只讀存儲器
    15.1.1  ROM的內部結構
    15.1.2  二維解碼
    15.1.3  商用ROM類型
    15.1.4  並行ROM介面
    *15.1.5  並行ROM時序
    15.1.6  與非快閃記憶體的位元組串列介面
    *15.1.7  與非存儲器的時序和存取帶寬
    *15.1.8  與非存儲器的存儲管理
  15.2  讀/寫存儲器
  15.3  靜態RAM
    15.3.1  靜態RAM的輸入和輸出
    15.3.2  靜態RAM的內部結構
    *15.3.3  靜態RAM的時序
    *15.3.4  標準非同步SRAM
    *15.3.5  同步SRAM
  15.4  動態RAM
    15.4.1  動態RAM的結構
    15.4.2  SDRAM的時序

    15.4.3  DDR SDRAM
  15.5  現場可編程門陣列
    15.5.1  Xilinx 7系列FPGA家族
    15.5.2  CLB和其他邏輯資源
    15.5.3  輸入/輸出塊
    15.5.4  可編程互連
  參考資料
  訓練題
  練習題

同類熱銷排行榜

最近瀏覽的商品

數字設計(原理與實踐原書第5版)/電腦科學叢書