Xilinx Vivado數字設計權威指南(從數字邏輯Verilog HDL嵌入式系統到圖像處理)/電子系統EDA新技術叢書

作者：編者:何賓
出版社：電子工業
ISBN：9787121364952

出版日期：2019/06/01
裝幀：平裝
頁數：598

人民幣：RMB 149 元售價：元

內容大鋼

本書以Xilinx公司的Vivado 2018集成開發環境作為複雜數字系統設計的平台，以基礎的數字邏輯和數字電路知識為起點，以Xilinx 7系列可編程邏輯器件和Verilog HDL為載體，詳細介紹了數字系統中基本邏輯單元RTL描述方法。在此基礎上，實現了複雜數字系統設計、數模混合系統設計和基於Cortex-M1處理器軟核的片上嵌入式系統設計。全書共10章，內容主要包括數字邏輯基礎、數字邏輯電路、可編程邏輯器件原理、Vivado集成開發環境設計流程、Verilog HDL語言規範、基本數字邏輯單元Verilog HDL描述、複雜數字系統設計和實現、數模混合系統設計、片上嵌入式系統的構建和實現，以及圖像採集、處理系統的構建和實現。
本書適合於需要系統掌握Verilog HDL和Vivado集成開發環境基本設計流程的初學者，同時也適用於需要掌握ARM嵌入式系統軟體和硬體設計方法的嵌入式開發工程師。

作者介紹

編者:何賓
何賓，國內知名的嵌入式系統和電子信息技術專家，長期從事嵌入式系統和信號處理方面的教學和科研工作。與包括意法半導體在內的全球多家知名的半導體廠商和EDA工具廠商大學計劃部門保持密切合作。已經出版電子信息方面的著作近80部，內容涵蓋電路模擬、電路設計、可編程邏輯器件、單片機、嵌入式系統等。典型的代表作有《STC單片機原理及應用》《EDA原理及Verilog HDL實現》《ARM Cortex-M0全可編程SoC原理及實現》《Altium Designer 15.0電路模擬、設計、驗證與工藝實現權威指南》《Xilinx FPGA數字信號處理權威指南》等。

第1章  數字邏輯基礎
  1.1  數字邏輯的發展史
  1.2  SPICE模擬工具基礎
    1.2.1  SPICE的分析功能
    1.2.2  SPICE的分析流程
  1.3  開關係統
    1.3.1  0和1的概念
    1.3.2  開關係統的優勢
    1.3.3  晶體管作為開關
    1.3.4  半導體物理器件
    1.3.5  半導體邏輯電路
    1.3.6  邏輯電路符號
  1.4  半導體數字集成電路
    1.4.1  集成電路發展
    1.4.2  集成電路構成
    1.4.3  集成電路版圖
  1.5  基本邏輯門及特性
    1.5.1  基本邏輯門
    1.5.2  基本邏輯門集成電路
    1.5.3  邏輯門電路的傳輸特性
    1.5.4  不同邏輯門的連接
  1.6  邏輯代數理論
    1.6.1  邏輯代數中運算關係
    1.6.2  邏輯函數表達式
  1.7  邏輯表達式的化簡
    1.7.1  使用運算律化簡邏輯表達式
    1.7.2  使用卡諾圖化簡邏輯表達式
    1.7.3  不完全指定邏輯功能的化簡
    1.7.4  輸入變數的卡諾圖表示
  1.8  毛刺產生及消除
  1.9  數字碼製表示和轉換
    1.9.1  數字碼製表示
    1.9.2  數字碼制轉換
第2章  數字邏輯電路
  2.1  組合邏輯電路
    2.1.1  編碼器
    2.1.2  解碼器
    2.1.3  碼轉換器
    2.1.4  多路選擇器
    2.1.5  數字比較器
    2.1.6  加法器
    2.1.7  減法器
    2.1.8  加法器/減法器
    2.1.9  乘法器
  2.2  時序邏輯電路
    2.2.1  時序邏輯電路類型
    2.2.2  時序邏輯電路特點
    2.2.3  基本SR鎖存器
    2.2.4  同步SR鎖存器
    2.2.5  D鎖存器

    2.2.6  D觸發器
    2.2.7  其他觸發器
    2.2.8  普通寄存器
    2.2.9  移位寄存器
  2.3  存儲器
    2.3.1  存儲器的分類
    2.3.2  存儲器工作原理
    2.3.3  易失性存儲器
    2.3.4  非易失性存儲器
  2.4  有限狀態機
    2.4.1  有限狀態機的原理
    2.4.2  狀態圖表示及實現
    2.4.3  三位計數器的設計與實現
第3章  可編程邏輯器件原理
  3.1  可編程邏輯器件發展歷史
  3.2  可編程邏輯器件工藝
  3.3  可編程邏輯器件結構
    3.3.1  PROM結構
    3.3.2  PAL結構
    3.3.3  PLA結構
  3.4  複雜可編程邏輯器件結構
    3.4.1  功能塊
    3.4.2  宏單元
    3.4.3  快速連接開關陣列
    3.4.4  輸入/輸出塊
  3.5  現場可編程門陣列結構
    3.5.1  查找表結構原理
    3.5.2  可配置的邏輯塊
    3.5.3  時鐘管理資源
    3.5.4  塊存儲器資源
    3.5.5  互聯資源
    3.5.6  DSP切片
    3.5.7  輸入/輸出塊
    3.5.8  XADC模塊
  3.6  Xilinx 7系列FPGA產品
第4章  Vivado集成開發環境設計流程
  4.1  Vivado集成開發環境
  4.2  創建新的設計工程
  4.3  創建並添加一個新的設計文件
  4.4  詳細描述
    4.4.1  詳細描述的原理
    4.4.2  詳細描述的實現過程
  4.5  設計行為級模擬
  4.6  設計綜合和分析
    4.6.1  綜合過程的關鍵問題
    4.6.2  執行設計綜合
    4.6.3  查看綜合報告
  4.7  約束文件對話框
    4.7.1  約束文件
    4.7.2  I/O規劃器的功能

    4.7.3  實現約束
  4.8  設計實現和分析
    4.8.1  設計實現原理
    4.8.2  設計實現及分析
  4.9  設計時序模擬
  4.10  生成並下載比特流文件
    4.10.1  FPGA配置原理
    4.10.2  生成比特流文件
    4.10.3  下載比特流文件
  4.11  生成並燒寫PROM文件
第5章  Verilog HDL規範
  5.1  Verilog HDL發展
  5.2  Verilog HDL程序結構
    5.2.1  模塊聲明
    5.2.2  模塊埠定義
    5.2.3  邏輯功能定義
  5.3  Verilog HDL描述方式
    5.3.1  行為級描述
    5.3.2  數據流描述
    5.3.3  結構級描述
    5.3.4  開關級描述
  5.4  Verilog HDL要素
    5.4.1  註釋
    5.4.2  間隔符
    5.4.3  標識符
    5.4.4  關鍵字
    5.4.5  系統任務和函數
    5.4.6  編譯器指令
    5.4.7  運算符
    5.4.8  數字
    5.4.9  字元串
    5.4.10  屬性
  5.5  Verilog HDL數據類型
    5.5.1  值的集合
    5.5.2  網路和變數
    5.5.3  向量
    5.5.4  強度
    5.5.5  隱含聲明
    5.5.6  網路類型
    5.5.7  寄存器類型
    5.5.8  整型、實數型、時間型和實時時間
    5.5.9  數組
    5.5.10  參數
    5.5.11  Verilog HDL名字空間
  5.6  Verilog HDL表達式
    5.6.1  操作符
    5.6.2  操作數
    5.6.3  延遲表達式
    5.6.4  表達式的位寬
    5.6.5  有符號表達式

    5.6.6  分配和截斷
  5.7  Verilog HDL分配
    5.7.1  連續分配
    5.7.2  過程分配
  5.8  Verilog HDL門級和開關級描述
    5.8.1  門和開關聲明
    5.8.2  邏輯門
    5.8.3  輸出門
    5.8.4  三態門
    5.8.5  MOS開關
    5.8.6  雙向傳輸開關
    5.8.7  CMOS開關
    5.8.8  pull門
  5.9  Verilog HDL用戶自定義原語
    5.9.1  UDP定義
    5.9.2  組合電路UDP
    5.9.3  電平觸發的時序UDP
    5.9.4  邊沿觸發的時序UDP
    5.9.5  邊沿和電平觸發的混合行為
  5.10  Verilog HDL行為描述語句
    5.10.1  過程語句
    5.10.2  過程連續分配
    5.10.3  條件語句
    5.10.4  case語句
    5.10.5  循環語句
    5.10.6  過程時序控制
    5.10.7  語句塊
    5.10.8  結構化的過程
  5.11  Verilog HDL任務和函數
    5.11.1  任務和函數的區別
    5.11.2  定義和使能任務
    5.11.3  禁止命名的塊和任務
    5.11.4  聲明和調用函數
  5.12  Verilog HDL層次化結構
    5.12.1  模塊和模塊例化
    5.12.2  覆蓋模塊參數值
    5.12.3  埠
    5.12.4  生成結構
    5.12.5  層次化的名字
    5.12.6  向上名字引用
    5.12.7  範圍規則
  5.13  Verilog HDL設計配置
    5.13.1  配置格式
    5.13.2  庫
    5.13.3  配置例子
  5.14  Verilog HDL指定塊
    5.14.1  模塊路徑聲明
    5.14.2  為路徑分配延遲
    5.14.3  混合模塊路徑延遲和分散式延遲
    5.14.4  驅動布線邏輯

    5.14.5  脈衝過濾行為的控制
  5.15  Verilog HDL時序檢查
    5.15.1  使用一個穩定窗口檢查時序
    5.15.2  時鐘和控制信號的時序檢查
    5.15.3  邊沿控制標識符
    5.15.4  提示符：用戶定義對時序衝突的響應
    5.15.5  使能帶有條件的時序檢查
    5.15.6  時序檢查中的矢量信號
    5.15.7  負時序檢查
  5.16  Verilog HDL SDF逆向註解
    5.16.1  SDF註解器
    5.16.2  映射SDF結構到Verilog
    5.16.3  多個註解
    5.16.4  多個SDF文件
    5.16.5  脈衝限制註解
    5.16.6  SDF到Verilog延遲值映射
  5.17  Verilog HDL系統任務和函數
    5.17.1  顯示任務
    5.17.2  文件I/O任務和函數
    5.17.3  時間標度任務
    5.17.4  模擬控制任務
    5.17.5  隨機分析任務
    5.17.6  模擬時間函數
    5.17.7  轉換函數
    5.17.8  概率分佈函數
    5.17.9  命令行輸入
    5.17.10  數學函數
  5.18  Verilog HDL的VCD文件
    5.18.1  Vivado創建四態VCD文件
    5.18.2  Verilog源創建四態VCD文件
    5.18.3  四態VCD文件格式
  5.19  Verilog HDL編譯器指令
    5.19.1  `celldefine和`endcelldefine
    5.19.2  `default_nettype
    5.19.3  `define和`undef
    5.19.4  `ifdef、 `else、 `elsif、 `endif、 `ifndef
    5.19.5  `include
    5.19.6  `resetall
    5.19.7  `line
    5.19.8  `timescale
    5.19.9  `unconnected_drive和`nounconnected_drive
    5.19.10  `pragma
    5.19.11  `begin_keywords和`end_keyword
  5.20  Verilog HDL（IEEE 1364—2005）關鍵字列表
第6章  基本數字邏輯單元Verilog HDL描述
  6.1  組合邏輯電路Verilog HDL描述
    6.1.1  邏輯門Verilog HDL描述
    6.1.2  編碼器Verilog HDL描述
    6.1.3  解碼器Verilog HDL描述
    6.1.4  多路選擇器Verilog HDL描述

    6.1.5  數字比較器Verilog HDL描述
    6.1.6  匯流排緩衝器Verilog HDL描述
  6.2  數據運算操作Verilog HDL描述
    6.2.1  加法操作Verilog HDL描述
    6.2.2  減法操作Verilog HDL描述
    6.2.3  乘法操作Verilog HDL描述
    6.2.4  除法操作Verilog HDL描述
    6.2.5  算術邏輯單元Verilog HDL描述
  6.3  時序邏輯電路Verilog HDL描述
    6.3.1  觸發器和鎖存器Verilog HDL描述
    6.3.2  計數器Verilog HDL描述
    6.3.3  移位寄存器Verilog HDL描述
    6.3.4  脈衝寬度調製Verilog HDL描述
  6.4  存儲器Verilog HDL描述
    6.4.1  ROM的Verilog HDL描述
    6.4.2  RAM的Verilog HDL描述
  6.5  有限自動狀態機Verilog HDL描述
    6.5.1  FSM設計原理
    6.5.2  FSM的應用——序列檢測器的實現
    6.5.3  FSM的應用——交通燈的實現
  6.6  演算法狀態機Verilog HDL描述
    6.6.1  演算法狀態機原理
    6.6.2  ASM到Verilog HDL的轉換
第7章  複雜數字系統設計和實現
  7.1  設計所用外設的原理
    7.1.1  LED驅動原理
    7.1.2  開關驅動原理
    7.1.37  段數碼管驅動原理
    7.1.4  VGA顯示器原理
    7.1.5  通用非同步接收發送器原理
  7.2  系統中各個模塊的功能
  7.3  創建新的設計工程
  7.4  Verilog HDL數字系統設計流程
    7.4.1  創建divclk1.v文件
    7.4.2  創建divclk2.v文件
    7.4.3  創建divclk3.v文件
    7.4.4  創建divclk4.v文件
    7.4.5  創建pwm_led.v文件
    7.4.6  創建counter4b.v文件
    7.4.7  創建seg7display.v文件
    7.4.8  創建uart.v文件
    7.4.9  創建顯示處理文件
    7.4.10  創建top.v文件
  7.5  添加XDC約束
  7.6  設計下載和驗證
第8章  數模混合系統設計
  8.1  信號採集和處理的實現
    8.1.1  XADC模塊原理
    8.1.2  XADC原語
    8.1.31  602字元LCD模塊原理

    8.1.4  信號採集、處理和顯示的實現
  8.2  信號發生器的實現
    8.2.1  DAC工作原理
    8.2.2  函數信號產生原理
    8.2.3  設計實現
第9章  片上嵌入式系統的構建和實現
  9.1  ARM AMBA規範
  9.2  Cortex-M1內部結構和功能
    9.2.1  處理器內核及寄存器組
    9.2.2  Cortex-M1存儲空間及映射
    9.2.3  系統控制寄存器
    9.2.4  內核存儲器介面
    9.2.5  嵌套向量中斷控制器
    9.2.6  匯流排主設備
    9.2.7  AHB-PPB
    9.2.8  調試
  9.3  Cortex-M1系統時鐘和複位
  9.4  Cortex-M1嵌入式系統硬體設計
    9.4.1  建立新的嵌入式設計工程
    9.4.2  定製7段數碼管IP核
    9.4.3  定製按鍵消抖IP核
    9.4.4  設置IP核路徑
    9.4.5  連接IP構建嵌入式系統硬體
    9.4.6  對塊設計進行預處理
  9.5  Cortex-M1指令系統
    9.5.1  Thumb指令集
    9.5.2  彙編語言格式
    9.5.3  寄存器訪問指令——MOVE
    9.5.4  寄存器訪問指令——LOAD
    9.5.5  存儲器訪問指令——STORE
    9.5.6  多個數據訪問指令
    9.5.7  堆棧訪問指令
    9.5.8  算術運算指令
    9.5.9  邏輯操作指令
    9.5.10  移位操作指令
    9.5.11  逆序操作指令
    9.5.12  擴展操作指令
    9.5.13  程序流控制指令
    9.5.14  存儲器屏障指令
    9.5.15  異常相關指令
    9.5.16  休眠相關的指令
    9.5.17  其他指令
  9.6  Cortex-M1嵌入式系統軟體設計
    9.6.1  建立嵌入式軟體工程
    9.6.2  設置選項
    9.6.3  添加彙編文件
    9.6.4  添加頭文件
    9.6.5  添加主文件
    9.6.6  生成HEX文件
  9.7  處理並驗證設計

第10章  圖像採集、處理系統的構建和實現
  10.1  圖像感測器的原理和驅動
    10.1.1  感測器結構和功能
    10.1.2  感測器引腳功能定義
    10.1.3  SCCB介面驅動時序
    10.1.4  SCCB介面驅動的實現
  10.2  Sobel運算元基本原理和實現方法
  10.3  RGB444數據捕獲原理及實現
  10.4  系統整體結構和子模塊設計
    10.4.1  Vivado中的系統整體結構
    10.4.2  時鐘發生器的配置
    10.4.3  片內RAM模塊的配置
    10.4.4  VGA驅動模塊
    10.4.5  行緩存模塊

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