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數字系統設計與Verilog HDL(第7版普通高等教育EDA技術規劃教材)

  • 作者：編者:王金明
  • 出版社：電子工業
  • ISBN：9787121356148
  • 出版日期：2019/01/01
  • 裝幀：平裝
  • 頁數：397
人民幣：RMB 58 元      售價：元
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內容大鋼
    王金明編著的《數字系統設計與Verilog HDL(第7版普通高等教育EDA技術規劃教材)》根據EDA課程教學要求，以提高數字系統設計能力為目的，系統闡述FPGA數字系統開發的相關知識，主要內容包括EDA技術概述、FPGA/CPLD器件、Verilog硬體描述語言等。全書以Quartus Prime、ModelSim軟體為平台，以Verilog-1995和Verilog-2001語言標準為依據，以可綜合的設計為重點，通過大量經過驗證的數字設計實例，闡述數字系統設計的方法與技術，由淺入深地介紹Verilog工程開發的知識與技能。
    本書著眼于實用，緊密聯繫教學實際，實例豐富。全書深入淺出，概念清晰，語言流暢。本書可作為電子、通信、微電子、信息、電路與系統、通信與信息系統及測控技術與儀器等專業本科生和研究生的教學用書，也可供從事電路設計和系統開發的工程技術人員閱讀參考。
    本書配有教學課件，可從華信教育資源網（www.hxedu.com.cn）免費下載。
作者介紹
編者:王金明
目錄
第1章  EDA技術概述
  1.1  EDA技術及其發展
  1.2  Top-down設計與IP核復用
    1.2.1  Top-down設計
    1.2.2  Bottom-up設計
    1.2.3  IP復用技術與SoC
  1.3  數字設計的流程
    1.3.1  設計輸入
    1.3.2  綜合
    1.3.3  布局布線
    1.3.4  模擬
    1.3.5  編程配置
  1.4  常用的EDA工具軟體
  1.5  EDA技術的發展趨勢
  習題1
第2章  FPGA/CPLD器件
  2.1  PLD器件概述
    2.1.1  PLD器件的發展歷程
    2.1.2  PLD器件的分類
  2.2  PLD的基本原理與結構
    2.2.1  PLD器件的基本結構
    2.2.2  PLD電路的表示方法
  2.3  低密度PLD的原理與結構
  2.4  CPLD的原理與結構
    2.4.1  宏單元結構
    2.4.2  典型CPLD的結構
  2.5  FPGA的原理與結構
    2.5.1  查找表結構
    2.5.2  典型FPGA的結構
    2.5.3  Cyclone IV器件結構
  2.6  FPGA/CPLD的編程元件
  2.7  邊界掃描測試技術
  2.8  FPGA/CPLD的編程與配置
    2.8.1  在系統可編程
    2.8.2  FPGA器件的配置
    2.8.3  Cyclone IV器件的編程
  2.9  FPGA/CPLD器件概述
  2.10  FPGA/CPLD的發展趨勢
  習題2
第3章  Quartus Prime使用指南
  3.1  Quartus Prime原理圖設計
    3.1.1  半加器原理圖設計輸入
    3.1.21  位全加器設計輸入
    3.1.31  位全加器的編譯
    3.1.41  位全加器的模擬
    3.1.51  位全加器的下載
  3.2  基於IP核的設計
    3.2.1  模24方向可控計數器
    3.2.2  4×4無符號數乘法器
  3.3  SignalTap II的使用方法

  3.4  Quartus Prime的優化設置與時序分析
  習題3
  實驗與設計
    3-1  8位帶符號乘法器
    3-2  補碼轉換幅度碼電路
第4章  Verilog設計初步
  4.1  Verilog的歷史
  4.2  Verilog模塊的結構
  4.3  Verilog基本組合電路設計
    4.3.1  用Verilog設計基本組合電路
    4.3.2  用Verilog設計加法器
  4.4  Verilog基本時序電路設計
    4.4.1  用Verilog設計觸發器
    4.4.2  用Verilog設計計數器
  習題4
  實驗與設計
    4-1  Synplify Pro綜合器的使用方法
    4-2  Synplify綜合器的使用方法
第5章  Verilog語言要素
  5.1  概述
  5.2  常量
    5.2.1  整數（Integer）
    5.2.2  實數（Real）
    5.2.3  字元串（Strings）
  5.3  數據類型
    5.3.1  net型
    5.3.2  variable型
  5.4  參數
    5.4.1  參數parameter
    5.4.2  Verilog-2001中的參數聲明
    5.4.3  參數的傳遞
    5.4.4  localparam
  5.5  向量
  5.6  運算符
  習題5
  實驗與設計
    5-1  用altpll鎖相環宏模塊實現倍頻和分頻
    5-2  消抖動電路
第6章  Verilog語句語法
  6.1  過程語句
    6.1.1  always過程語句
    6.1.2  initial過程語句
  6.2  塊語句
    6.2.1  串列塊begin-end
    6.2.2  並行塊fork-join
  6.3  賦值語句
    6.3.1  持續賦值與過程賦值
    6.3.2  阻塞賦值與非阻塞賦值
  6.4  條件語句
    6.4.1  if-else語句

    6.4.2  case語句
  6.5  循環語句
    6.5.1  for語句
    6.5.2  repeat、while、forever語句
  6.6  編譯指示語句
  6.7  任務與函數
    6.7.1  任務（task）
    6.7.2  函數（function）
  6.8  順序執行與併發執行
  6.9  Verilog-2001語言標準
    6.9.1  Verilog-2001改進和增強的語法結構
    6.9.2  屬性及PLI介面
  習題6
  實驗與設計
    6-1  FIFO緩存器設計
第7章  Verilog設計的層次與風格
  7.1  Verilog設計的層次
  7.2  門級結構描述
    7.2.1  Verilog門元件
    7.2.2  門級結構描述
  7.3  行為描述
  7.4  數據流描述
  7.5  不同描述風格的設計
    7.5.1  半加器設計
    7.5.2  1位全加器設計
    7.5.3  加法器的級連
  7.6  多層次結構電路的設計
    7.6.1  模塊例化
    7.6.2  用parameter進行參數傳遞
    7.6.3  用defparam進行參數重載
  7.7  基本組合電路設計
    7.7.1  門電路
    7.7.2  編解碼器
  7.8  基本時序電路設計
    7.8.1  觸發器
    7.8.2  鎖存器與寄存器
    7.8.3  計數器與串並轉換器
    7.8.4  簡易微處理器
  7.9  三態邏輯設計
  習題7
  實驗與設計
    7-1  數字表決器
第8章  Verilog有限狀態機設計
  8.1  有限狀態機
  8.2  有限狀態機的Verilog描述
    8.2.1  用三個always塊描述
    8.2.2  用兩個過程描述
    8.2.3  單過程描述方式
  8.3  狀態編碼
    8.3.1  常用的編碼方式

    8.3.2  狀態編碼的定義
    8.3.3  用屬性指定狀態編碼方式
  8.4  有限狀態機設計要點
    8.4.1  複位和起始狀態的選擇
    8.4.2  多餘狀態的處理
  習題8
  實驗與設計
    8-1  流水燈控制器
    8-2  汽車尾燈控制器
第9章  Verilog驅動常用I/O外設
  9.1  4×4矩陣鍵盤
  9.2  標準PS/2鍵盤
  9.3  字元液晶
  9.4  漢字圖形點陣液晶
  9.5  VGA顯示器
    9.5.1  VGA顯示原理與時序
    9.5.2  VGA彩條信號發生器
    9.5.3  VGA圖像顯示與控制
  9.6  樂曲演奏電路
  習題9
  實驗與設計
    9-1  實用多功能數字鍾
第10章  Verilog設計進階
  10.1  設計的可綜合性
  10.2  流水線設計技術
  10.3  資源共享
  10.4  阻塞賦值與非阻塞賦值
  10.5  加法器設計
    10.5.1  行波進位加法器
    10.5.2  超前進位加法器
    10.5.3  數據流描述的加法器
    10.5.4  流水線加法器
  10.6  乘法器設計
    10.6.1  並行乘法器
    10.6.2  移位相加乘法器
    10.6.3  布斯乘法器
    10.6.4  查找表乘法器
  10.7  奇數分頻與小數分頻
    10.7.1  奇數分頻
    10.7.2  半整數分頻與小數分頻
  習題10
  實驗與設計
    10-1  小數分頻
    10-2  如何在FPGA設計中消除毛刺
第11章  Verilog Test Bench模擬
  11.1  系統任務與系統函數
  11.2  用戶自定義元件
    11.2.1  組合電路UDP元件
    11.2.2  時序邏輯UDP元件
  11.3  延時模型的表示

    11.3.1  時間標尺定義`timescale
    11.3.2  延時的表示與延時說明塊
  11.4  Test Bench測試平台
  11.5  組合和時序電路的模擬
    11.5.1  組合電路的模擬
    11.5.2  時序電路的模擬
  習題11
  實驗與設計
    11-1  用ModelSim SE模擬8位二進位加法器
    11-2  用ModelSim SE模擬乘累加器
第12章  Verilog設計實例
  12.1  m序列產生器
    12.1.1  m序列的原理與性質
    12.1.2  m序列產生器設計
  12.2  Gold碼
    12.2.1  Gold碼的原理與性質
    12.2.2  Gold碼產生器設計
  12.3  CRC校驗碼
  12.4  數字過零檢測與等精度頻率測量
    12.4.1  數字過零檢測
    12.4.2  等精度頻率測量
    12.4.3  數字頻率測量系統頂層設計及模擬
  12.5  QPSK調製器
    12.5.1  QPSK調製原理
    12.5.2  QPSK調製器的設計實現
    12.5.3  QPSK調製器的模擬
  12.6  小型神經網路
    12.6.1  人工神經網路
    12.6.2  設計實現與模擬
  12.7  數字AGC
    12.7.1  數字AGC技術的原理
    12.7.2  數字AGC的實現與模擬
  習題12
  實驗與設計
    12-1  非同步串列介面（UART）
附錄A  VerilogHDL（IEEE Std 1364-1995）關鍵字
附錄B  VerilogHDL（IEEE Std 1364-2001）關鍵字
附錄C  DE2-115介紹
附錄D  有關術語與縮略語
參考文獻

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