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Xilinx FPGA權威設計指南(基於Vivado2018集成開發環境)/電子系統EDA新技術叢書

  • 作者：編者:何賓
  • 出版社：電子工業
  • ISBN：9787121349379
  • 出版日期：2018/10/01
  • 裝幀：平裝
  • 頁數：529
人民幣：RMB 129 元      售價：元
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內容大鋼
    何賓編著的《Xilinx FPGA權威設計指南（基於Vivado2018集成開發環境）》系統地介紹了Xilinx新一代集成開發環境Vivado 2018的設計方法、設計流程和具體實現。全書共11章，內容包括Xilinx新一代UltraScale結構、Vivado集成設計環境導論、Vivado工程模式基本設計實現、Vivado非工程模式基本設計實現、創建和封裝用戶IP核流程、Vivado高級約束原理及實現、Vivado調試工具原理及實現、Vivado部分可重配置原理及實現、Vivado HLS原理詳解、Vivado HLS實現過程詳解、HDMI顯示屏驅動原理和實現。
    本書參考了Xilinx新一代的Vivado 2018設計套件設計資料，理論與應用並重，將Xilinx新一代的設計理論貫穿在具體的設計實現中。
    本書可作為使用Xilinx集成開發環境Vivado進行FPGA設計的工程技術人員的參考書，也可作為電子信息類專業高年級本科生和研究生的教學與科研用書，還可作為Xilinx公司Vivado相關培訓的培訓教材及工程技術人員的參考書。
作者介紹
編者:何賓
    何賓，國內知名的嵌入式系統和電子信息技術專家，長期從事嵌入式系統和信號處理方面的教學和科研工作。與包括意法半導體在內的全球多家知名的半導體廠商和EDA工具廠商大學計劃部門保持密切合作。已經出版電子信息方面的著作近80部，內容涵蓋電路模擬、電路設計、可編程邏輯器件、單片機、嵌入式系統等。典型的代表作有《STC單片機原理及應用》《EDA原理及Verilog HDL實現》《ARM Cortex-M0全可編程SoC原理及實現》《Altium Designer 15.0電路模擬、設計、驗證與工藝實現權威指南》《Xilinx FPGA數字信號處理權威指南》等。
目錄
第1章  Xilinx新一代UltraScale結構
  1.1  UltraScale結構特點
  1.2  可配置邏輯塊
    1.2.1  可配置邏輯塊的特點
    1.2.2  多路復用器
    1.2.3  進位邏輯
    1.2.4  存儲元素
    1.2.5  分散式RAM
    1.2.6  只讀存儲器（ROM）
    1.2.7  移位寄存器
  1.3  時鐘資源和時鐘管理模塊
    1.3.1  時鐘資源
    1.3.2  時鐘管理模塊
  1.4  塊存儲器資源
  1.5  專用的DSP模塊
  1.6  SelectIO資源
  1.7  高速串列收發器
  1.8  PCI-E模塊
  1.9  Interlaken集成塊
  1.10  Ethernet模塊
  1.11  系統監控器模塊
  1.12  配置模塊
  1.13  互聯資源
第2章  Vivado集成設計環境導論
  2.1  Vivado系統級設計流程
  2.2  Vivado功能和特性
  2.3  Vivado中電路結構的網表描述
  2.4  Vivado中工程數據的目錄結構
  2.5  Vivado中Journal文件和Log文件功能
    2.5.1  Journal文件（Vivado.jou）
    2.5.2  Log文件（Vivado.log）
  2.6  Vivado兩種設計流程模式
    2.6.1  工程模式和非工程模式不同點比較
    2.6.2  工程模式和非工程模式命令的不同
  2.7  Vivado中的XDC文件
    2.7.1  XDC的特性
    2.7.2  XDC與UCF比較
    2.7.3  約束文件的使用方法
    2.7.4  約束順序
    2.7.5  XDC約束命令
  2.8  Vivado集成設計環境的啟動方法
  2.9  Vivado集成設計環境主界面
  2.10  Vivado設計主界面及功能
    2.10.1  流程處理主界面及功能
    2.10.2  工程管理器主界面及功能
    2.10.3  工作區窗口
    2.10.4  設計運行窗口
  2.11  Vivado支持的屬性
第3章  Vivado工程模式基本設計實現
  3.1  創建新的設計工程

  3.2  創建並添加一個新的設計文件
  3.3  RTL詳細描述和分析
    3.3.1  詳細描述的實現
    3.3.2  生成HDL例化模板
  3.4  設計綜合和分析
    3.4.1  綜合過程的關鍵問題
    3.4.2  設計綜合選項
    3.4.3  執行設計綜合
    3.4.4  綜合報告的查看
  3.5  設計行為級模擬
  3.6  創建實現約束
    3.6.1  實現約束的原理
    3.6.2  I/O規劃器功能
    3.6.3  添加引腳約束
    3.6.4  添加簡單的時鐘約束
  3.7  設計實現和分析
    3.7.1  設計實現原理
    3.7.2  設計實現選項
    3.7.3  設計實現及分析
    3.7.4  靜態時序分析
  3.8  設計時序模擬
  3.9  生成編程文件
    3.9.1  配置器件屬性
    3.9.2  生成可編程文件
    3.9.3  生成可編程文件選項
  3.10  下載比特流文件到FPGA
  3.11  生成並燒寫PROM文件
第4章  Vivado非工程模式基本設計實現
第5章  創建和封裝用戶IP核流程
第6章  Vivado高級約束原理及實現
第7章  Vivado調試工具原理及實現
第8章  Vivado部分可重配置原理及實現
第9章  Vivado HLS原理詳解
第10章  Vivado HLS實現過程詳解
第11章  HDMI顯示屏驅動原理和實現
附錄 a7-edp-1開發板原理圖

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