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綜合與時序分析的設計約束(Synopsys設計約束SDC實用指南)/電子與嵌入式系統設計譯叢

作者：(美)斯里達爾·甘加達蘭//(印度)桑傑·丘里瓦拉|譯者:韓德強//張麗艷//王宗俠
出版社：機械工業
ISBN：9787111588948

出版日期：2018/02/01
裝幀：平裝
頁數：174

人民幣：RMB 59 元售價：元

內容大鋼

斯里達爾·甘加達蘭、桑傑·丘里瓦拉著的《綜合與時序分析的設計約束(Synopsys設計約束SDC實用指南)/電子與嵌入式系統設計譯叢》是集成電路設計中有關時序約束的實踐指南。通過正確指定時序要求，讀者可以學習如何最大化其IC設計的性能。其覆蓋範圍包括由時序約束影響的設計流程的關鍵方面，包括綜合、靜態時序分析以及布局布線。本書詳細說明了指定時序要求所需要的概念，然後將其應用於設計流程的特定階段，這些都包含在Synopsys設計約束（SDC）的上下文中，SDC是業界領先的、用於指定約束的格式。

作者介紹

(美)斯里達爾·甘加達蘭//(印度)桑傑·丘里瓦拉|譯者:韓德強//張麗艷//王宗俠

譯者序
推薦序
前言
致謝一
致謝二
第1章  緒論
  1.1 ASIC設計流程
  1.2 FPGA設計流程
  1.3 ASIC和FPGA設計流程中的時序約束
  1.4 納米級設計中的時序約束問題
  1.5 小結
第2章  綜合的基礎知識
  2.1 綜合的解釋
  2.2 時序約束在綜合中的作用
    2.2.1 優化
    2.2.2 輸入重排序
    2.2.3 輸入緩衝
    2.2.4 輸出緩衝
  2.3 綜合中面臨的普遍問題
    2.3.1 設計劃分
    2.3.2 更新約束
    2.3.3 多時鐘設計
  2.4 小結
第3章  時序分析與約束
  3.1 靜態時序分析
  3.2 時序約束在STA中的作用
    3.2.1 約束作為聲明
    3.2.2 約束作為斷言
    3.2.3 約束作為指令
    3.2.4 約束作為異常
    3.2.5 約束的角色變化
  3.3 STA中的常見問題
    3.3.1 無功能檢查
    3.3.2 無聲明檢查
    3.3.3 要求正確
    3.3.4 約束中的常見錯誤
    3.3.5 好約束的特徵
  3.4 延遲計算與STA
  3.5 時序路徑
    3.5.1 起點和終點
    3.5.2 打斷路徑
    3.5.3 功能路徑與時序路徑
    3.5.4 時鐘路徑與數據路徑
  3.6 建立與保持
    3.6.1 建立分析
    3.6.2 保持分析
    3.6.3 其他分析
  3.7 裕度
  ……
第4章  通過Tcl擴展SDC

第5章  時鐘
第6章  生成時鐘
第7章  時鐘組
第8章  其他時鐘特性
第9章  埠延遲
第10章  完整的埠約束
第11章  虛假路徑
第12章  多周期路徑
第13章  組合電路路徑
第14章  模式分析
第15章  約束管理
第16章  其他SDC命令
第17章  XDC：Xilinx對SDC的擴展
參考文獻

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