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Verilog HDL數字系統設計及模擬(第2版)/工程設計與分析系列

  • 作者：編者:于斌//黃海
  • 出版社：電子工業
  • ISBN：9787121330100
  • 出版日期：2018/01/01
  • 裝幀：平裝
  • 頁數：452
人民幣：RMB 69 元      售價：元
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內容大鋼
    Verilog HDL是一種使用廣泛的硬體描述語言，目前在國內無論是集成電路還是嵌入式的相關專業都會用到這種硬體描述語言，市面上有關Verilog HDL，的教材也比較多，但各有不同的偏重。
    于斌、黃海編著的《Verilog HDL數字系統設計及模擬(第2版)/工程設計與分析系列》在第1版廣泛應用的基礎上，吸收了眾多讀者的寶貴建議，大幅完善了內容。本書著重從設計角度入手，每章都力求讓讀者掌握一種設計方法，能夠利用該章知識進行完整設計，從模塊的角度逐步完成對Verilog HDL，語法的學習，從而在整體上掌握Verilog HDL語法。
    為了達到上述目的，每章都給出使用該章知識完成的實例，按照門級、數據流級、行為級、任務和函數、測試模塊、可綜合設計和完整實例的順序向讀者介紹Verilog HDL。的語法和使用方法。書中出現的所有代碼均經過模擬測試，力求準確，另外配套有書中所有實例源文件和實例操作的視頻講解。
    本書可作為電子、通信、電腦和集成電路相關專業的本科生教材，同時也適合對Verilog HDL，感興趣的愛好者或專業人士閱讀。
作者介紹
編者:于斌//黃海
目錄
第1章  Verilog HDL入門簡介
  1.1  集成電路設計流程簡介
  1.2  數字電路設計範例
  1.3  Verilog HDL建模範例
  1.4  兩種硬體描述語言
第2章  Verilog HDL門級建模
  2.1  門級建模範例
  2.2  門級建模基本語法
    2.2.1  模塊定義
    2.2.2  埠聲明
    2.2.3  門級調用
    2.2.4  模塊實例化
    2.2.5  內部連線聲明
  2.3  MOS開關與UDP
  2.4  層次化設計
  2.5  應用實例
  實例2-1—4位全加器的門級建模
  實例2-2—2-4解碼器的門級建模
  實例2-3—主從D觸發器的門級建模
  實例2-4—1位比較器的門級建模
  2.6  習題
第3章  Verilog HDL數據流級建模
  3.1  數據流級建模範例
  3.2  數據流級建模基本語法
  3.3  操作數
    3.3.1  數字
    3.3.2  參數
    3.3.3  線網
    3.3.4  寄存器
  3.4  操作符
    3.4.1  算術操作符
    3.4.2  按位操作符
    3.4.3  邏輯操作符
    3.4.4  關係操作符
    3.4.5  等式操作符
    3.4.6  移位操作符
    3.4.7  拼接操作符
    3.4.8  縮減操作符
    3.4.9  條件操作符
    3.4.10  操作符優先順序
  3.5  應用實例
  實例3-1—4位全加器的數據流級建模
  實例3-2—2-4解碼器的數據流級建模
  實例3-3—主從D觸發器的數據流級建模
  實例3-4—4位比較器的數據流級建模
  3.6  習題
第4章  Verilog HDL行為級建模
  4.1  行為級建模範例
  4.2  initial結構和always結構
    4.2.1  initial結構

    4.2.2  always結構
  4.3  順序塊和並行塊
    4.3.1  順序塊
    4.3.2  並行塊
    4.3.3  塊的嵌套
  4.4  if語句
  4.5  case語句
  4.6  循環語句
    4.6.1  while循環
    4.6.2  for循環
    4.6.3  repeat循環
    4.6.4  forever循環
  4.7  過程性賦值語句
    4.7.1  阻塞性賦值語句
    4.7.2  非阻塞性賦值語句
  4.8  應用實例
  實例4-1—4位全加器的行為級建模
  實例4-2—簡易ALU電路的行為級建模
  實例4-3—下降沿觸發D觸發器的行為級建模
  實例4-4—十進位計數器的行為級建模
  4.9  習題
第5章  任務、函數與編譯指令
  5.1  任務
    5.1.1  任務的聲明和調用
    5.1.2  自動任務
  5.2  函數
    5.2.1  函數的聲明和調用
    5.2.2  任務與函數的比較
  5.3  系統任務和系統函數
    5.3.1  顯示任務
    5.3.2  監視任務
    5.3.3  模擬控制任務
    5.3.4  隨機函數
    5.3.5  文件控制任務
    5.3.6  值變轉儲任務
  5.4  編譯指令
    5.4.1  `define
    5.4.2  `include
    5.4.3  `timescale
  5.5  完整的module參考模型
  5.6  應用實例
  實例5-1—信號同步任務
  實例5-2—階乘任務
  實例5-3—可控移位函數
  實例5-4—偶校驗任務
  實例5-5—算術邏輯函數
  5.7  習題
第6章  Verilog HDL測試模塊
  6.1  測試模塊範例
  6.2  時鐘信號

  6.3  複位信號
  6.4  測試向量
  6.5  響應監控
  6.6  模擬中對信號的控制
  6.7  代碼覆蓋
  6.8  應用實例
  實例6-1—組合邏輯的測試模塊
  實例6-2—時序邏輯的測試模塊
  實例6-3—除法器的測試模塊
  6.9  習題
第7章  可綜合模型設計
  7.1  邏輯綜合過程
  7.2  延遲
  7.3  再談阻塞賦值與非阻塞賦值
  7.4  可綜合語法
  7.5  代碼風格
    7.5.1  多重驅動問題
    7.5.2  敏感列表不完整
    7.5.3  分支情況不全
    7.5.4  組合和時序混合設計
    7.5.5  邏輯簡化
    7.5.6  流水線思想
  7.6  應用實例
  實例7-1—SR鎖存器延遲模型
  實例7-2—超前進位加法器
  實例7-3—移位除法器模型
  7.7  習題
第8章  有限狀態機設計
  8.1  有限狀態機簡介
  8.2  兩種紅綠燈電路的狀態機模型
    8.2.1  moore型紅綠燈
    8.2.2  mealy型紅綠燈
  8.3  深入理解狀態機
    8.3.1  一段式狀態機
    8.3.2  兩段式狀態機
    8.3.3  三段式狀態機
    8.3.4  狀態編碼的選擇
  8.4  應用實例
  實例8-1—獨熱碼狀態機
  實例8-2—格雷碼狀態機
  實例8-3—序列檢測模塊
  8.5  習題
第9章  常見功能電路的HDL模型
  9.1  鎖存器與觸發器
  9.2  編碼器與解碼器
  9.3  寄存器
  9.4  計數器
  9.5  分頻器
  9.6  乘法器
  9.7  存儲單元

  9.8  習題
第10章  完整的設計實例
  10.1  非同步FIFO
    10.1.1  非同步FIFO的介紹與整體結構
    10.1.2  亞穩態的處理
    10.1.3  空滿狀態的判斷
    10.1.4  子模塊設計
    10.1.5  整體模擬結果
  10.2  三角函數計算器
    10.2.1  設計要求的提出
    10.2.2  數據格式
    10.2.3  演算法的選擇與原理結構
    10.2.4  確定總體模塊
    10.2.5  內部結構的劃分
    10.2.6  分頻器模塊
    10.2.7  控制模塊
    10.2.8  迭代設計模塊
    10.2.9  功能模擬與時序模擬
  10.3  簡易CPU模型
    10.3.1  教學模型的要求
    10.3.2  指令格式的確定
    10.3.3  整體結構劃分
    10.3.4  控制模塊設計
    10.3.5  其餘子模塊設計
    10.3.6  功能模擬與時序模擬
第11章  實驗
  實驗一  簡單組合邏輯電路設計（學生版）
  實驗一  輔導版
  實驗二  行為級模型設計（學生版）
  實驗二  輔導版
  實驗三  利用FPGA驗證設計功能（學生版）
  實驗三  輔導版
  實驗四  任務與函數的設計（學生版）
  實驗四  輔導版
  實驗五  流水線的使用（學生版）
  實驗五  輔導版
  實驗六  信號發生器設計（學生版）
  實驗六  輔導版
  實驗七  有限狀態機的設計（學生版）
  實驗七  輔導版
第12章  課程設計
  選題一  計程車計費器
  選題二  智力搶答器
  選題三  點陣顯示
  選題四  自動售貨機
  選題五  籃球24秒計時
  選題六  乒乓球遊戲電路
  選題七  CRC檢測
  選題八  堆棧設計
  選題九  數字鬧鐘

  選題十  漢明碼編解碼器
附錄A  課程測試樣卷
附錄B  習題及樣卷答案

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