Altera FPGA工程師成長手冊(8小時多媒體教學視頻)

作者：陳欣波
出版社：清華大學
ISBN：9787302280996

出版日期：2012/06/01
裝幀：平裝
頁數：394

人民幣：RMB 49 元售價：元

內容大鋼

    陳欣波等編著的《Altera FPGA工程師成長手冊(8小時多媒體教學視頻)》以Altera公司的FPGA為例，由淺入深，全面、系統地詳細講述了基於可編程邏輯技術的設計方法。本書講解時穿插了大量典型實例，便於讀者理解和演練。另外，為了幫助讀者更好地學習，本書提供了配套語音教學視頻，請在清華大學出版社網站上搜索到本書頁面后查看下載方式。
    《Altera FPGA工程師成長手冊(8小時多媒體教學視頻)》涉及面廣，從基本的軟體使用到一般電路設計，再到Nios II軟核處理器的設計，幾乎涉及FPGA開發設計的所有知識。具體內容包括：EDA開發概述、Altera Quartus II開發流程、Altera Quartus II開發嚮導、VHDL語言、基本邏輯電路設計、宏模塊、LPM函數應用、基於FPGA的DSP開發設計、SOPC系統構架、SOPC系統硬體開發、SOPC系統軟體開發、Nios II常用外設、LogicLock優化技術等。
    本書適合學習FPGA開發設計的各個院校的本科學生閱讀，也適合各類使用FPGA進行開發的初級工程技術人員使用。

作者介紹

陳欣波
陳欣波畢業於成都電子科技大學電路與系統專業，獲工學碩士學位。現任職于四川攀枝花學院電氣信息工程學院，從事電子信息工程專業的教學和科研工作。負責講授過《數字電路設計》、《數字信號處理》、《VHDL程序設計》、《CPLD∕FPGA基礎》和《電子技術綜合實驗》等課程。參與輔導過大學生電子競賽。參與過多個大型項目的設計與開發。

第1篇  FPGA開發基礎
  第1章  EDA技術概述
    1.1  EDA技術及發展
      1.1.1  何謂EDA技術
      1.1.2  基於大規模可編程邏輯器件的數字系統設計
    1.2  可編程邏輯器件的發展簡介
      1.2.1  邏輯設計基本流程
      1.2.2  可編程邏輯器件PAL
      1.2.3  從PAL到PLD到複雜可編程邏輯器件CPLD
      1.2.4  從CPLD到FPGA的產生
      1.2.5  在系統編程問題的解決
    1.3  FPGA系統結構和資源
      1.3.1  可編程邏輯單元（LE）
      1.3.2  可編程布線
      1.3.3  可編程I/O
      1.3.4  嵌入式存儲器RAM
      1.3.5  嵌入式乘法器
      1.3.6  時鐘
      1.3.7  鎖相環
      1.3.8  FPGA與CPLD的對比
    1.4  FPGA的設計流程
    1.5  Altera公司FPGA低成本器件——Cyclone II
      1.5.1  主要特性
      1.5.2  基於數字信號處理（DSP）應用
      1.5.3  專用外部存儲器介面
      1.5.4  嵌入式鎖相環
      1.5.5  單端I/O特性
      1.5.6  差分I/O特性
      1.5.7  自動CRC檢測
      1.5.8  支持Nios II嵌入式處理器
    1.6  Altera公司FPGA高成本器件——Stratix Ⅲ器件
      1.6.1  主要特性
      1.6.2  體系架構
      1.6.3  TriMatrix嵌入式存儲器
      1.6.4  DSP塊
      1.6.5  時鐘網路和鎖相環
      1.6.6  高速I/O信號和介面
      1.6.7  設計安全性
    1.7  小結
  第2章  Altera Quartus II軟體開發流程
    2.1  Quartus II綜述
      2.1.1  Quartus II軟體的特點
      2.1.2  Quartus II設計軟體的流程和集成的工具
      2.1.3  Quartus II軟體的用戶界面
    2.2  設計輸入
      2.2.1  建立工程
      2.2.2  輸入方式
    2.3  約束輸入
      2.3.1  使用分配編輯器
      2.3.2  使用引腳規劃器

      2.3.3  使用Settings對話框
    2.4  綜合
      2.4.1  使用Quartus II軟體集成的綜合工具
      2.4.2  使用其他 EDA 綜合工具
      2.4.3  使用RTL查看器和狀態機查看器分析綜合結果
    2.5  布局布線
      2.5.1  設置Fitter選項
      2.5.2  設置物理綜合優化選項
      2.5.3  通過反標保留分配
    2.6  模擬
      2.6.1  Quartus II模擬器設置
      2.6.2  建立用於模擬的波形文件
    2.7  編程與配置
      2.7.1  建立編程文件
      2.7.2  器件編程和配置
    2.8  小結
  第3章  Altera Quartus II軟體開發嚮導
    3.1  模塊編輯及設計流程
      3.1.1  原理圖輸入文件的建立
      3.1.2  圖表模塊輸入
      3.1.3  原理圖設計流程
      3.1.4  波形模擬
      3.1.5  引腳分配
      3.1.6  下載驗證
      3.1.7  Quartus II的幾個常用功能
    3.2  文本編輯及設計流程
      3.2.1  建立文本文件
      3.2.2  文本設計流程——建立新工程
      3.2.3  文本設計流程——編譯工程
      3.2.4  文本設計流程——建立矢量波形文件
      3.2.5  文本設計流程——模擬波形
      3.2.6  文本設計流程——引腳分配及下載驗證
    3.3  混合設計
      3.3.1  建立計數器文件
      3.3.2  建立七段解碼顯示電路文件
      3.3.3  設計流程
    3.4  使用Signal Tap II的實時測試
      3.4.1  打開Signal Tap II的編輯窗口
      3.4.2  調入待測信號
      3.4.3  設置Signal Tap II參數
      3.4.4  文件存檔
      3.4.5  編譯選擇
      3.4.6  啟動Signal Tap II進行採樣分析
      3.4.7  Signal Tap II的其他設置和控制方法
    3.5  小結
  第4章  VHDL語言基礎
    4.1  VHDL語言基本結構
      4.1.1  實體
      4.1.2  結構體
      4.1.3  配置

      4.1.4  庫
    4.2  VHDL語言要素
      4.2.1  VHDL語法規則
      4.2.2  VHDL數據對象
      4.2.3  數據類型
      4.2.4  操作符
    4.3  順序語句
      4.3.1  賦值語句
      4.3.2  IF語句
      4.3.3  CASE語句
      4.3.4  LOOP語句
      4.3.5  跳出循環的語句
      4.3.6  RETURN語句
      4.3.7  NULL語句
    4.4  並行語句
      4.4.1  並行信號賦值語句
      4.4.2  進程（PROCESS）語句
    4.5  子程序
      4.5.1  過程
      4.5.2  函數
    4.6  VHDL語言描述風格
      4.6.1  行為描述
      4.6.2  數據流描述
      4.6.3  結構化描述
    4.7  小結
  第5章  基本邏輯電路設計
    5.1  組合邏輯電路設計
      5.1.1  門電路設計
      5.1.2  三態門及匯流排緩衝器設計
      5.1.3  編碼器、解碼器設計
      5.1.4  多路數據選擇器和多路數據分配器設計
    5.2  時序邏輯電路設計
      5.2.1  觸發器設計
      5.2.2  寄存器設計
      5.2.3  計數器設計
    5.3  有限狀態機電路設計
      5.3.1  有限狀態機概述
      5.3.2  有限狀態機的演算法描述
      5.3.3  有限狀態機的VHDL描述模式
    5.4  設計實例：交通信號燈控制器設計
      5.4.1  交通信號燈控制器的設計要求
      5.4.2  交通信號燈控制器的設計分析
    5.5  小結
第2篇  FPGA實例開發
  第6章  宏模塊和LPM函數的應用
    6.1  存儲器模塊的用法
      6.1.1   RAM的使用
      6.1.2  ROM的建立過程
      6.1.3  FIFO的建立使用
    6.2  乘法器和鎖相環的使用

      6.2.1  乘法器的使用
      6.2.2  鎖相環的使用
    6.3  NCO IP核的使用
    6.4  基於宏模塊的設計實例
      6.4.1  正弦波信號發生器的設計
      6.4.2  流水線乘累加器的設計
    6.5  小結
  第7章  基於FPGA的DSP開發設計
    7.1  概述
    7.2  DSP Builder功能簡介與設計流程
      7.2.1  DSP Builder功能簡介
      7.2.2  DSP Builder設計流程
    7.3  基於DSP Builder技術的設計示例——調幅電路
      7.3.1  在MATLAB/Simulink中建立演算法模型
      7.3.2  準備工作
      7.3.3  在新模型窗口中添加單元模塊
      7.3.4  在Simulink環境中模擬
      7.3.5  在Modelsim環境中進行功能模擬
      7.3.6  在Quartus II環境中進行時序模擬
    7.4  基於DSP Builder的層次化設計——FIR濾波器
      7.4.1  FIR濾波器的原理
      7.4.2  建立系統設計模型
      7.4.3  建立子系統的模型
      7.4.4  在Simulink和Modelsim中模擬
    7.5  Megacore函數的使用
      7.5.1  安裝Megacore函數
      7.5.2  使用Megacore函數的設計流程
      7.5.3  使用Megacore函數設計FIR濾波器
    7.6  小結
第3篇  FPGA高級應用
  第8章  SOPC技術開發概述
    8.1  SOPC的概念
    8.2  SOPC系統的核心——Nios II處理器
    8.3  SOPC系統開發流程
      8.3.1  SOPC Builder的設計流程
      8.3.2  SOPC的設計階段
    8.4  SOPC系統開發環境
    8.5  小結
  第9章  SOPC系統構架
    9.1  Nios II處理器體系結構
      9.1.1  Nios II的內部寄存器
      9.1.2  Nios II存儲器與I/O組織
    9.2  Nios II的異常處理
      9.2.1  硬體中斷
      9.2.2  軟體異常
      9.2.3  NIos II的異常處理流程
    9.3  算術邏輯單元和複位信號
      9.3.1  算術邏輯單元
      9.3.2  複位信號
    9.4  JTAG調試模塊

    9.5  Avalon匯流排
      9.5.1  Avalon互連規範
      9.5.2  Avalon匯流排的概念
      9.5.3  Avalon匯流排信號
      9.5.4  Avalon的中斷與複位信號
      9.5.5  Avalon匯流排傳輸
    9.6  小結
  第10章  SOPC系統硬體開發
    10.1  數字鍾的設計要求
    10.2  硬體開發流程
    10.3  創建Quartus II工程
      10.3.1  創建Quartus II工程
      10.3.2  創建頂層實體文件
    10.4  創建Nios II系統模塊
      10.4.1  創建新系統
      10.4.2  加入Nios II處理器
      10.4.3  加入外圍模塊
      10.4.4  分配系統各IP模塊的地址和中斷號分配、Nios II系統配置
      10.4.5  生成Nios II並添加到工程中
      10.4.6  建立鎖相環PLL模塊
    10.5  編譯和下載
      10.5.1  引腳分配
      10.5.2  配置工程
      10.5.3  編譯設計
      10.5.4  程序配置下載
    10.6  小結
  第11章  SOPC系統軟體開發
    11.1  Nios II IDE簡介
      11.1.1  Nios II IDE的功能模塊
      11.1.2  Nios II IDE開發流程
    11.2  基於Nios II IDE軟體示例——數字鍾軟體
      11.2.1  建立軟體工程
      11.2.2  編譯工程
      11.2.3  運行
    11.3  數字鍾的程序設計
    11.4  HAL系統庫
      11.4.1  HAL簡述
      11.4.2  目前提供的主要HAL資源
    11.5  使用HAL開發應用程序
    11.6  小結
  第12章  Nios II常用外設使用
    12.1  並行輸入/輸出內核（PIO）
      12.1.1  PIO內核簡介
      12.1.2  PIO內核的配置
      12.1.3  PIO內核的C語言編程
    12.2  定時器的使用
      12.2.1  內核定時器簡介
      12.2.2  定時器內核的配置
      12.2.3  定時器內核的C語言編程
    12.3  Flash介面控制器的使用

      12.3.1  Flash介面控制器簡介
      12.3.2  CFI控制器的配置
      12.3.3  CFI控制器的C語言編程
    12.4  SDRAM控制器的使用
      12.4.1  SDRAM控制器內核概述
      12.4.2  SDRAM內核配置
      12.4.3  軟體編程
    12.5  UART的使用
      12.5.1  UART內核簡介
      12.5.2  UART內核的寄存器
      12.5.3  UART內核配置
      12.5.4  軟體編程
    12.6  小結
  第13章  LogicLock優化技術
    13.1  LogicLock優化技術簡介
      13.1.1  LogicLock 設計方法目標
      13.1.2  LogicLock的區域
      13.1.3  鎖定區域的基本方式
      13.1.4  LogicLock技術的應用流程
    13.2  為應用LogicLock技術準備的具體實例
      13.2.1  數字濾波器結構及其VHDL描述
      13.2.2  濾波器設計和結果
    13.3  LogicLock優化設計——底層模塊設計
      13.3.1  建立底層模塊工程
      13.3.2  建立父區域
      13.3.3  定義邏輯鎖定子區域
      13.3.4  將設計實體移至鎖定區域
      13.3.5  編譯優化鎖定后的filter模塊
      13.3.6  輸出邏輯鎖定后的VQM文件
    13.4  LogicLock優化設計——頂層設計
      13.4.1  建立頂層工程
      13.4.2  將VQM文件加到頂層工程中
      13.4.3  導入LogicLock約束
    13.5  小結
  第14章  數字系統設計實例——電子樂器
    14.1  電子樂器的設計
      14.1.1  設計要求
      14.1.2  設計原理
      14.1.3  樂曲硬體演奏電路的層次化設計方案
    14.2  FFT設計
      14.2.1  FFT的原理
      14.2.2  基於DSP Builder設計FFT的方法
    14.3  SD卡驅動的設計
      14.3.1  SD卡和SPI內核簡介
      14.3.2  SD卡與FPGA介面電路
      14.3.3  硬體系統的SOPC設計
      14.3.4  系統軟體設計
    14.4  小結

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