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Vivado從此開始(進階篇)/EDA精品智匯館

  • 作者：編者:高亞軍
  • 出版社：電子工業
  • ISBN：9787121373527
  • 出版日期：2020/01/01
  • 裝幀：平裝
  • 頁數：212
人民幣：RMB 56 元      售價：元
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內容大鋼
    本書力圖幫助讀者了解Vivado新版本的特性，重點圍繞代碼風格、時序約束、時序收斂等進行闡述，並針對應用越來越廣泛的SSI器件介紹了相應的設計指南，包括如何在早期進行設計規劃、如何對跨die路徑進行處理、如何使用LAGUNA寄存器、如何對基於SSI器件的設計進行分析等，除此之外，還根據實踐經驗總結了一些常用技巧，盡可能地幫助讀者提高工作效率。
    本書不僅適合作為電子工程領域內本科生、研究生的學慣用書，還適合作為FPGA工程師和自學者的參考用書。
作者介紹
編者:高亞軍
    高亞軍，Xilinx戰略應用高級工程師，擁有多年利用Xilinx FPGA實現數字信號處理演算法的經驗，對Xilinx FPGA的架構、開發工具Vivado和設計理念有深入理解。2012年發布網路視頻課程《Vivado入門與提高》、2015年出版《基於FPGA的數字信號處理（第2版）》一書，均獲得網友和讀者的廣泛認可和好評。
目錄
第1章  綜合階段
  1.1  綜合設置分析
    1.1.1  -flatten_hierarchy
    1.1.2  -control_set_opt_threshold
    1.1.3  -no_lc
    1.1.4  -keep_equivalent_registers
    1.1.5  -resource_sharing
    1.1.6  -gated_clock_conversion
    1.1.7  -fanout_limit
    1.1.8  -shreg_min_size和-no_srlextract
    1.1.9  -fsm_extraction
  1.2  綜合屬性分析
    1.2.1  ASYNC_REG
    1.2.2  MAX_FANOUT
    1.2.3  SRL_STYLE和SHREG_EXTRACT
    1.2.4  USE_DSP
    1.2.5  RAM_STYLE和ROM_STYLE
    1.2.6  EXTRACT_ENABLE和EXTRACT_RESET
    1.2.7  MARK_DEBUG
  1.3  模塊化綜合技術
    1.3.1  模塊化綜合技術概述
    1.3.2  模塊化綜合技術的應用場景
  1.4  OOC綜合方式
第2章  實現階段
  2.1  實現階段的子步驟
  2.2  關於邏輯優化
    2.2.1  基本優化
    2.2.2  優化MUX
    2.2.3  優化LUT
    2.2.4  優化移位寄存器
    2.2.5  優化進位鏈
    2.2.6  優化控制集
    2.2.7  優化扇出
  2.3  關於布局
  2.4  關於物理優化
    2.4.1  基本優化
    2.4.2  互動式物理優化
  2.5  關於布線
    2.5.1  優先對關鍵路徑布線
    2.5.2  查看布線報告
  2.6  關於增量實現
  2.7  關於ECO
    2.7.1  什麼是ECO
    2.7.2  ECO流程
    2.7.3  ECO應用案例：替換ILA待測信號
第3章  高效設計
  3.1  高效使用觸發器
    3.1.1  同步複位與非同步複位
    3.1.2  觸發器的初始值
    3.1.3  鎖存器

  3.2  高效使用LUT
    3.2.1  LUT用作邏輯函數發生器
    3.2.2  LUT用作移位寄存器
    3.2.3  LUT用作分散式RAM
  3.3  高效使用Block RAM
    3.3.1  Block RAM的基本結構
    3.3.2  Block RAM的性能與功耗
  3.4  高效使用UltraRAM
    3.4.1  UltraRAM的基本結構
    3.4.2  UltraRAM的讀寫操作方式
    3.4.3  UltraRAM的實例化方式
  3.5  高效使用DSP48E2
    3.5.1  DSP48E2的基本結構
    3.5.2  DSP48E2的性能與功耗
  3.6  高效使用MMCM
    3.6.1  MMCM的基本功能
    3.6.2  MMCM的功耗與輸出時鐘的抖動
  3.7  高效設計非同步跨時鐘域電路
    3.7.1  單bit非同步跨時鐘域電路
    3.7.2  多bit非同步跨時鐘域電路
第4章  時序約束
  4.1  管理約束
    4.1.1  約束文件
    4.1.2  4種時序路徑
    4.1.3  4個步驟完成時序約束
  4.2  時鐘周期約束
    4.2.1  主時鐘周期約束
    4.2.2  生成時鐘周期約束
    4.2.3  對同一時鐘源添加多個時鐘周期約束
    4.2.4  調整時鐘特性約束
  4.3  I/O延遲約束
  4.4  時序例外路徑約束
    4.4.1  多周期路徑約束
    4.4.2  偽路徑約束
    4.4.3  最大/最小延遲約束
    4.4.4  時序例外路徑約束的指導原則
  4.5  使用create_generated_clock
  4.6  使用set_clock_groups
  4.7  調試約束
    4.7.1  了解約束的優先順序
    4.7.2  了解約束文件的屬性和編譯順序
    4.7.3  借助TCE調試約束
    4.7.4  借助Tcl命令調試約束
  4.8  案例分析
第5章  時序收斂
  5.1  時序收斂的標準
    5.1.1  檢查約束
    5.1.2  檢查建立時間裕量
  5.2  基線設計
  5.3  分析時序違例

    5.3.1  分析時序違例的可能原因
    5.3.2  確定時序違例的根本原因
    5.3.3  分析邏輯級數
    5.3.4  分析數據路徑延遲
    5.3.5  分析時鐘歪斜
  5.4  解決時序違例
    5.4.1  降低邏輯延遲
    5.4.2  降低布線延遲
    5.4.3  降低時鐘歪斜
    5.4.4  降低時鐘不確定性
  5.5  時序收斂技術
    5.5.1  面向模塊的綜合技術
    5.5.2  邏輯級數
    5.5.3  控制集
    5.5.4  高扇出網線
    5.5.5  路徑優先順序
    5.5.6  保持時間違例
    5.5.7  實現策略
    5.5.8  多次迭代
    5.5.9  過約束
    5.5.10  增量編譯
    5.5.11  手工布局
    5.5.12  復用布局
第6章  SSI器件設計
  6.1  SSI器件設計面臨的挑戰
  6.2  SSI器件的基本結構
    6.2.1  SLR架構
    6.2.2  跨die資源
  6.3  SSI器件的設計規劃
    6.3.1  數據流
    6.3.2  設計層次
    6.3.3  跨die路徑
  6.4  SSI器件的設計分析
    6.4.1  資源分析
    6.4.2  時序分析
第7章  應用技巧
  7.1  界面操作
    7.1.1  快捷鍵
    7.1.2  Dashboard按鈕
    7.1.3  各類報告
    7.1.4  Schematic視圖
    7.1.5  Device視圖
  7.2  工程管理
    7.2.1  揭秘DCP
    7.2.2  複製工程
    7.2.3  複製IP
  7.3  資源利用率報告分析
    7.3.1  Block RAM的利用率
    7.3.2  LUT和LUTRAM的區別
    7.3.3  LUT的個數

    7.3.4  report_utilization命令的功能
  7.4  時序報告分析
    7.4.1  生成時序報告
    7.4.2  閱讀時序報告
  7.5  Tcl命令應用
    7.5.1  report_high_fanout_nets
    7.5.2  report_design_analysis
    7.5.3  report_qor_suggestions
    7.5.4  report_failfast
  7.6  其他技巧
    7.6.1  設置多線程
    7.6.2  復用Block的位置信息
    7.6.3  獲取Package Delay
    7.6.4  快速生成IBIS模型
    7.6.5  使用MAX_FANOUT
後記

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