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邊練邊學--快速入門Verilog\VHDL(第2版)

  • 作者：編者:吳厚航
  • 出版社：北京航空航天大學
  • ISBN：9787512425941
  • 出版日期：2018/01/01
  • 裝幀：平裝
  • 頁數：262
人民幣：RMB 45 元      售價：元
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內容大鋼
    吳厚航編著的《邊練邊學--快速入門Verilog\VHDL(第2版)》面向廣大的FPGA／CPLD初學者，從零開始講述可編程邏輯器件(FPGA／CPLD)以及相關的基礎知識，並以一個入門級的學習套件為實驗平台，12個應用實例貫穿其中，不僅有基本的verilog／VHDL語法講解，而且有設計思路和背景知識的詳細描述；手把手地將開發工具(QuartusII+ModelSim)的使用圖文並茂地展示給讀者。書中常式源程序可在北京航空航天大學出版社網站的「下載中心」免費下載。
    本書內容重基礎，文字詼諧幽默，適合廣大FPGA／CPLD的學習者作為入門之選，也可作為具有一定專業知識背景的電子工程師、電子信息類在校本科生、研究生等的參考資料。
作者介紹
編者:吳厚航
目錄
第1章  可編程器件發展簡史與基本概念
  1.1  可編程器件的由來與發展
  1.2  FPGA／CPLD與Verilog／VHDL
  1.3  設計方式與工具鏈
  1.4  應用領域和發展趨勢
第2章  實驗平台板級設計
  2.1  FPGA／CPLD板級電路設計五要素.
    2.1.1  能量供應——電源電路
    2.1.2  心臟跳動——時鐘電路
    2.1.3  狀態初始——複位電路
    2.1.4  靈活定製——配置電路
    2.1.5  自由擴展——外設電路(I／O應用)
  2.2  CPLD實驗板DIY  
    2.2.1  讀懂器件手冊
    2.2.2   CPLD核心電路設計
    2.2.3  外設擴展電路設計
    2.2.4   I／O引腳分配
第3章  數字電路基礎
  3.1  0和l——精彩世界由此開始
  3.2  表面現象揭秘——邏輯關係
  3.3  內里本質探索——器件結構
第4章  Verilog與vHDL語法基礎
  4.1  語法學習的經驗之談
  4.2  可綜合的語法子集
    4.2.1  可綜合的Verilog語法
    4.2.2  可綜合的VHDL浯法
  4.3  代碼風格與書寫規範
    4.3.1  代碼書寫規範
    4.3.2  代碼風格
第5章  第一個完整的工程實踐案例
  5.1  軟體開發平台搭建
    5.1.1  軟體下載和License申請
    5.1.2  Quartus II的安裝
    5.1.3  ModelSim的安裝
  5.2  基本開發流程概述
  5.3  第一個工程實例
    5.3.1  工程創建與設計輸入
    5.3.2  行為模擬
    5.3.3  引腳分配與編譯
    5.3.4  門級模擬
    5.3.5  板級調試
第6章  基礎實驗與拓展練習
  6.1  基於時鐘分頻的PwM發生器
    6.1.1  實驗原理分析
    6.1.2  Verilog參考實例
    6.1.3  VHDL參考實例
    6.1.4  模擬驗證與板級調試
    6.1.5  實驗流程與注意事項
    6.1.6  拓展練習
  6.2  經典的按鍵消抖實例

    6.2.1  實驗原理分析
    6.2.2  Verilog參考實例
    6.2.3  VHDL參考實例
    6.2.4  模擬驗證與板級調試
    6.2.5  實驗流程與注意事項
    6.2.6  拓展練習
  6.3  基於Johnson計數器的流水燈實驗
    6.3.1  實驗原理分析
    6.3.2  Verilog參考實例
    6.3.3  VHDL參考實例
    6.3.4  模擬驗證
    6.3.5  實驗流程與注意事項
    6.3.6  拓展練習
  6.4  數碼管驅動顯示實驗
    6.4.1  實驗原理分析
    6.4.2  Verilog參考實例
    6.4.3  VHDL參考實例
    6.4.4  模擬驗證
    6.4.5  實驗流程與注意事項
    6.4.6  拓展練習
  6.5  乘法器設計實驗
    6.5.1  實驗原理分析
    6.5.2  Verilog參考實例
    6.5.3  VHDL參考實例
    6.5.4  模擬驗證
    6.5.5  實驗流程與注意事項
    6.5.6  拓展練習
  6.6  VGA顯示驅動實驗  
    6.6.1  實驗原理分析
    6.6.2  Verilog參考實例
    6.6.3  VHDL參考實例
    6.6.4  模擬驗證
    6.6.5  實驗流程與注意事項
    6.6.6  拓展練習
  6.7    UART串口收發實驗
    6.7.1  實驗原理分析
    6.7.2  Verilog參考實例
    6.7.3  VHDL參考實例
    6.7.4  模擬驗證
    6.7.5  實驗流程與注意事項
    6.7.6  拓展練習
  6.8  PS／2鍵盤解碼實驗
    6.8.1  實驗原理分析
    6.8.2  Verilog參考實例
    6.8.3  VHDL參考實例  
    6.8.4  模擬驗證
    6.8.5  實驗流程與注意事項
    6.8.6  拓展練習
  6.9  基於Izc通信的EEPROM讀／寫實驗
    6.9.1  實驗原理分析

    6.9.2  Verilog參考實例
    6.9.3  VHDL參考實例
    6.9.4  模擬驗證
    6.9.5  實驗流程與注意事項
    6.9.6  拓展練習
  6.10  SRAM讀／寫測試實驗
    6.10.1  實驗原理分析
    6.10.2  verilog參考實例
    6.10.3  VHDL參考實例
    6.10.4  模擬驗證
    6.10.5  實驗流程與注意事項
    6.10.6  拓展練習
第7章  器件資源應用實例
  7.1  MAX II內部振蕩時鐘使用實例
  7.2  MAX II的UFM模塊使用實例  
參考文獻

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